JPS6020564A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6020564A JPS6020564A JP58128361A JP12836183A JPS6020564A JP S6020564 A JPS6020564 A JP S6020564A JP 58128361 A JP58128361 A JP 58128361A JP 12836183 A JP12836183 A JP 12836183A JP S6020564 A JPS6020564 A JP S6020564A
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- silicon
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- electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は多層多結晶シリコン構造を有するMO8集積
回路装置を製造する際に、基板に形成された拡散層から
電極取り出し用の透孔を、多結晶シリコン膜と自己整合
的に分離形成することに、J、す、電極と多結晶シリコ
ン層との層間絶縁面j圧の向上を図ると共に、透孔形成
におけるマスクのJトね合せ精度に依存することをなく
し、電(夕と多結晶シリコン層との間隔を小さくするこ
とがj+J能となり、チノプザイズの縮小を図ることの
できる半導体装置の製造方法に関するものである。
回路装置を製造する際に、基板に形成された拡散層から
電極取り出し用の透孔を、多結晶シリコン膜と自己整合
的に分離形成することに、J、す、電極と多結晶シリコ
ン層との層間絶縁面j圧の向上を図ると共に、透孔形成
におけるマスクのJトね合せ精度に依存することをなく
し、電(夕と多結晶シリコン層との間隔を小さくするこ
とがj+J能となり、チノプザイズの縮小を図ることの
できる半導体装置の製造方法に関するものである。
従来例の構成とその問題点
近年、MOSグイナミソクメモリーの大容量・高集積化
に伴い、メモリーセルザイズの縮小が要望さ扛ている。
に伴い、メモリーセルザイズの縮小が要望さ扛ている。
メモリーセル電極ズの縮小には、ゲート絶縁膜の薄膜化
によるセル容量の増加や素子分離の微細化と共に、写真
食刻工程でのマスク合せのすI′Lなどによる微&(l
化の限界を取り除く必要かある。特に、マスクの重ね合
せ精度」二、最も重要であるのが、電極取り出し用の透
孔の形成工程である。例えば、マスクの合せずれによる
層間不良を防止するため、基板拡散層に設けた電極取り
出しの透孔と多結晶シリコン層との間隔を大きくあける
必要があっ/coこの間隔は、マスク合ぜ精度に依存す
るため、安定して製造し、層間絶縁を劣化させないよう
にするには、従来の方法では3ミクロン以上にとる必要
かあった。従って、電極の取り出しに大きな面積を要し
、チ、プサイズ縮小が困難であった。
によるセル容量の増加や素子分離の微細化と共に、写真
食刻工程でのマスク合せのすI′Lなどによる微&(l
化の限界を取り除く必要かある。特に、マスクの重ね合
せ精度」二、最も重要であるのが、電極取り出し用の透
孔の形成工程である。例えば、マスクの合せずれによる
層間不良を防止するため、基板拡散層に設けた電極取り
出しの透孔と多結晶シリコン層との間隔を大きくあける
必要があっ/coこの間隔は、マスク合ぜ精度に依存す
るため、安定して製造し、層間絶縁を劣化させないよう
にするには、従来の方法では3ミクロン以上にとる必要
かあった。従って、電極の取り出しに大きな面積を要し
、チ、プサイズ縮小が困難であった。
次に従来のMOSダイナミックメモリーを例に示す。第
1図は従来のMOSダイナミックメモリーのメモリーセ
ルの構造断面図を示す。同図において、1ばP型シリコ
ン基板、2は選択酸化法により形成された二ば化珪素膜
、3はメモリーセルの容量を構成するゲート絶縁膜であ
り、二酸化珪素膜などからなる。4は第1層多結晶シリ
コン膜よりなるメモリーセル電極、6 i42層の多結
晶7977間の層間絶縁膜、6は転送用ゲートの第2ゲ
ート酸化膜、7は第2ゲート電極をなす第2層多結晶ノ
リコン膜であり、8d、ソース領域のN+拡散層、9は
層間絶縁膜、1oは第3層多結晶シリコン膜であり、N
+拡散層8からの電極取り出しを行い、ビットラインを
構成する/こめの第3層多結晶シリコン膜電極層である
。11は層間絶縁膜、12は素子の保護膜である。
1図は従来のMOSダイナミックメモリーのメモリーセ
ルの構造断面図を示す。同図において、1ばP型シリコ
ン基板、2は選択酸化法により形成された二ば化珪素膜
、3はメモリーセルの容量を構成するゲート絶縁膜であ
り、二酸化珪素膜などからなる。4は第1層多結晶シリ
コン膜よりなるメモリーセル電極、6 i42層の多結
晶7977間の層間絶縁膜、6は転送用ゲートの第2ゲ
ート酸化膜、7は第2ゲート電極をなす第2層多結晶ノ
リコン膜であり、8d、ソース領域のN+拡散層、9は
層間絶縁膜、1oは第3層多結晶シリコン膜であり、N
+拡散層8からの電極取り出しを行い、ビットラインを
構成する/こめの第3層多結晶シリコン膜電極層である
。11は層間絶縁膜、12は素子の保護膜である。
次にこの半導体装置の製造工程r(ついて、第2図a
−eの工程途中断面図に従って説明する。寸ず、第2図
aのように、P型シリコン基板1の十面に選択酸化法に
より二酸化珪素膜2を形成する。。
−eの工程途中断面図に従って説明する。寸ず、第2図
aのように、P型シリコン基板1の十面に選択酸化法に
より二酸化珪素膜2を形成する。。
次に、第2図すのように、ゲート酸化膜3を形〕戎し、
この上に第1層多結晶シリコン膜4を堆積し、これにリ
ンを蒸着する。次に、多結晶シリコン膜4を写真食刻法
により、パターン形成する。次に、第2図Cのように、
第2ゲート酸化膜4、層間絶÷膜5を形成した後、第2
層多結晶シリコン膜7を堆積し、第1層多結晶シリコン
膜4と同様、リン蒸着した後、写真食刻法によシバター
ン形成する。次に第2図dのように、ヒ素のイオン注入
により、全面に注入し、基板にN+拡散層8を形成し、
この上に層間絶縁膜9を堆積する。これは五酸化リンを
含む二酸化珪素などからなる。これに写真食刻法により
、電極10の取り出し用の窓を形成する。この時、マス
ク合せ工程で合せずれが起るため、透孔上第2層多結晶
シリコン膜7の間隔を充分に設ける必要がある。マスク
の合せずれにより、透孔か第2層多結晶シリコン膜7と
接すると電極10との層間不良となる。投影露光方式に
よる従来の方法では、マスク合ぜのずれを含めると3ミ
クロン以」−の間隔をあける必要かある。
この上に第1層多結晶シリコン膜4を堆積し、これにリ
ンを蒸着する。次に、多結晶シリコン膜4を写真食刻法
により、パターン形成する。次に、第2図Cのように、
第2ゲート酸化膜4、層間絶÷膜5を形成した後、第2
層多結晶シリコン膜7を堆積し、第1層多結晶シリコン
膜4と同様、リン蒸着した後、写真食刻法によシバター
ン形成する。次に第2図dのように、ヒ素のイオン注入
により、全面に注入し、基板にN+拡散層8を形成し、
この上に層間絶縁膜9を堆積する。これは五酸化リンを
含む二酸化珪素などからなる。これに写真食刻法により
、電極10の取り出し用の窓を形成する。この時、マス
ク合せ工程で合せずれが起るため、透孔上第2層多結晶
シリコン膜7の間隔を充分に設ける必要がある。マスク
の合せずれにより、透孔か第2層多結晶シリコン膜7と
接すると電極10との層間不良となる。投影露光方式に
よる従来の方法では、マスク合ぜのずれを含めると3ミ
クロン以」−の間隔をあける必要かある。
次に、透孔形成後、第3層多結晶シリコン膜電極10を
堆積し、リン蒸着する。次に第3層多結晶シリコン膜電
極10を電極パターンに写真食刻法により形成する。次
に第1図の最終断面図のように、層間絶縁IlF!11
を堆積し、アルミニウムの電極取り出し用透孔、アルミ
ニウム電極形成(図中略)した後、素子の保護膜12を
堆積する。
堆積し、リン蒸着する。次に第3層多結晶シリコン膜電
極10を電極パターンに写真食刻法により形成する。次
に第1図の最終断面図のように、層間絶縁IlF!11
を堆積し、アルミニウムの電極取り出し用透孔、アルミ
ニウム電極形成(図中略)した後、素子の保護膜12を
堆積する。
以上のように、MOSグイナミノクRA M 7’、例
にとると、メモリーセルのN+拡散領域8から第3層多
結晶シリコン膜10により電極を取り出し、ビットライ
ンを構成する構造において、第3層多結晶シリコン膜電
極用の透孔と、第2層多結晶シリコン膜との間隔か、マ
スク工程の合せ精度に依存しており、寸た、その合せず
れが性情−に著しく影響を及はずことがら、高密度化の
大きな障害となっている。他のMO8集積回路装置でも
同様てあり、集積度の向上を図るため、多結晶シリコン
膜と電極用透孔との間隔を小さくし、かつ倦1ノ1を劣
化さぜないことが必要である。
にとると、メモリーセルのN+拡散領域8から第3層多
結晶シリコン膜10により電極を取り出し、ビットライ
ンを構成する構造において、第3層多結晶シリコン膜電
極用の透孔と、第2層多結晶シリコン膜との間隔か、マ
スク工程の合せ精度に依存しており、寸た、その合せず
れが性情−に著しく影響を及はずことがら、高密度化の
大きな障害となっている。他のMO8集積回路装置でも
同様てあり、集積度の向上を図るため、多結晶シリコン
膜と電極用透孔との間隔を小さくし、かつ倦1ノ1を劣
化さぜないことが必要である。
発明の目的
本発明は多層の多結晶シリコン構造におい−C1下層の
多結晶シリコン膜に額し自己整合的に透孔を形成し、そ
の透孔周辺の絶縁を十分にすることにより、基板拡散層
への多結晶シリコンに」:る電極取り出しを−行うこと
を可能にし、素子の集績度の向上を図り、かつ、層間絶
縁制圧の向上を図ることのできる半導体装置の製造方法
を提供するものである。
多結晶シリコン膜に額し自己整合的に透孔を形成し、そ
の透孔周辺の絶縁を十分にすることにより、基板拡散層
への多結晶シリコンに」:る電極取り出しを−行うこと
を可能にし、素子の集績度の向上を図り、かつ、層間絶
縁制圧の向上を図ることのできる半導体装置の製造方法
を提供するものである。
発明の構成
本発明は半導体基板の一生面にゲート絶縁膜、多結晶シ
リコン膜を堆積した後、この土に二酸化珪素膜、テン化
珪素膜を形成する工程と、前記チノ化珪素膜、二酸化珪
素膜、多結晶シリコン膜を写真食刻法により、所定の透
孔形状に加工する工程と、前記テン化珪素膜をマスクと
して、多結晶シリコン膜の露出し/ζ透孔側面部分を酸
化する工程と、全面一様にテン化珪素膜を堆積した後、
異方性エツチングにより多結晶シリコンブ換の側面のテ
ン化珪素膜を残し、基板に形成され/C拡散領域上のテ
ン化珪素膜をエツチングする工程と、前記多結晶シリコ
ン膜に自己整合的に分離して前記拡散領域に接触する電
イ1λを形成する工程からなる半導体装置の製造方法で
あり、N+拡散層への電極形成が、多結晶シリコン膜に
自己整合的に分離形成され、集積度の向」−を図ること
ができる。
リコン膜を堆積した後、この土に二酸化珪素膜、テン化
珪素膜を形成する工程と、前記チノ化珪素膜、二酸化珪
素膜、多結晶シリコン膜を写真食刻法により、所定の透
孔形状に加工する工程と、前記テン化珪素膜をマスクと
して、多結晶シリコン膜の露出し/ζ透孔側面部分を酸
化する工程と、全面一様にテン化珪素膜を堆積した後、
異方性エツチングにより多結晶シリコンブ換の側面のテ
ン化珪素膜を残し、基板に形成され/C拡散領域上のテ
ン化珪素膜をエツチングする工程と、前記多結晶シリコ
ン膜に自己整合的に分離して前記拡散領域に接触する電
イ1λを形成する工程からなる半導体装置の製造方法で
あり、N+拡散層への電極形成が、多結晶シリコン膜に
自己整合的に分離形成され、集積度の向」−を図ること
ができる。
実施例の説明
以下に本発明を実施例により詳しく述へる。第3図はこ
の発明の一実施例によるMOSダイナミックRAMの半
導体集積回路装置の構造断面図である。1はP型シリコ
ン基板、2は選択酸化法により形成さtまた素子分離の
二酸化珪素膜、3Cよメモリーセル容量を構成する第1
ゲート絶縁膜、4は第1層多結晶シリコン電極、5は層
間絶縁膜、6は転送用MO3FETの第2ゲート酸化膜
、7は第2層多結晶シリコン電極、8tよソース領域の
N+拡散層、13 、15は二酸化珪素膜、14゜16
A、16Bはテン化珪素膜であり、第3層多結晶シリコ
ン電極10との層間絶縁膜となる。11はアルミニウム
などの配線層(図中略つとの層間絶縁膜、12は素子の
保護膜を示す。第3層多結晶シリコン1oは第2層多結
晶シリコン7と、二酸化珪素膜、テン化珪素膜によって
分肉11されており、第3層多結晶シリコンの′電極用
透孔が、第2層多結晶シリコンに対し、自己整合的に形
成される。尚、第3図においては作図の都合」二、従来
1り]1と同一のサイズに示したか、従来に比して、第
2層多結晶シリコン膜と第3層多結晶シリコン用透孔と
の間隔が縮小される。
の発明の一実施例によるMOSダイナミックRAMの半
導体集積回路装置の構造断面図である。1はP型シリコ
ン基板、2は選択酸化法により形成さtまた素子分離の
二酸化珪素膜、3Cよメモリーセル容量を構成する第1
ゲート絶縁膜、4は第1層多結晶シリコン電極、5は層
間絶縁膜、6は転送用MO3FETの第2ゲート酸化膜
、7は第2層多結晶シリコン電極、8tよソース領域の
N+拡散層、13 、15は二酸化珪素膜、14゜16
A、16Bはテン化珪素膜であり、第3層多結晶シリコ
ン電極10との層間絶縁膜となる。11はアルミニウム
などの配線層(図中略つとの層間絶縁膜、12は素子の
保護膜を示す。第3層多結晶シリコン1oは第2層多結
晶シリコン7と、二酸化珪素膜、テン化珪素膜によって
分肉11されており、第3層多結晶シリコンの′電極用
透孔が、第2層多結晶シリコンに対し、自己整合的に形
成される。尚、第3図においては作図の都合」二、従来
1り]1と同一のサイズに示したか、従来に比して、第
2層多結晶シリコン膜と第3層多結晶シリコン用透孔と
の間隔が縮小される。
次に本実施例の製造工程流れ図を第4図a−qに示す。
第4図a−bは従来例の第2図a−bと同一である。次
に第4図Cのように、第2ゲート酸化膜6と層′間絶縁
膜5を熱酸化法により形成する。次に、第2層多結晶7
リコン膜γを減圧気相成長法により0,4ミクロン堆積
し、これにリン蒸着し、/−ト抵抗を30Ω/「1とす
る。この多結晶シリコン膜を水蒸気雰囲気で酸化し、二
酸化珪素膜13を300OA成長する。酸化ば900”
す9 Kg/ cl 、ウニ、ト雰囲気で16分で行な
われる。
に第4図Cのように、第2ゲート酸化膜6と層′間絶縁
膜5を熱酸化法により形成する。次に、第2層多結晶7
リコン膜γを減圧気相成長法により0,4ミクロン堆積
し、これにリン蒸着し、/−ト抵抗を30Ω/「1とす
る。この多結晶シリコン膜を水蒸気雰囲気で酸化し、二
酸化珪素膜13を300OA成長する。酸化ば900”
す9 Kg/ cl 、ウニ、ト雰囲気で16分で行な
われる。
低温で酸化することにより、結晶粒径の変化が少なく、
微細加工が容易になる。′−!/こ、気相成長法により
成長することもげ能である。この上にチノ化珪素j換1
4を1ooo人堆積する。次に、第4図dのように、写
真食刻法によりフAトレジストをマスクとして、チ・ノ
化珪素膜14.二酸化珪素11m13.第2層多結晶シ
リコン膜7を順次、平行平板電極構造を刊する反応性イ
オン上1.チング装置でエツチング加工する。次に第4
図eのように、テン化珪素膜14をマスクとし−C,第
2第2結多結晶シリコン膜7出した側面を酸化する。こ
の酸化は800 ’Cの水蒸気雰囲気で行すと、多結晶
シリコン膜の側面の二酸化珪素j換19を3000人成
長する時、シリコン基板1−にには二酸化珪素膜18が
約SOO人成長し、多結晶シリコンのみ増速酸化さノし
る。次に、ヒ素のイスーン注入に」、す、N−″拡散層
8を形成する。次にテン化珪素膜16を約400八堆積
する。次に、N+拡散領域8からの電極を取り出すため
の迅孔を形成する/こめ、ン、lトレンストマスク 第2層多結晶ノリコン7にjトなり合うように開孔する
。
微細加工が容易になる。′−!/こ、気相成長法により
成長することもげ能である。この上にチノ化珪素j換1
4を1ooo人堆積する。次に、第4図dのように、写
真食刻法によりフAトレジストをマスクとして、チ・ノ
化珪素膜14.二酸化珪素11m13.第2層多結晶シ
リコン膜7を順次、平行平板電極構造を刊する反応性イ
オン上1.チング装置でエツチング加工する。次に第4
図eのように、テン化珪素膜14をマスクとし−C,第
2第2結多結晶シリコン膜7出した側面を酸化する。こ
の酸化は800 ’Cの水蒸気雰囲気で行すと、多結晶
シリコン膜の側面の二酸化珪素j換19を3000人成
長する時、シリコン基板1−にには二酸化珪素膜18が
約SOO人成長し、多結晶シリコンのみ増速酸化さノし
る。次に、ヒ素のイスーン注入に」、す、N−″拡散層
8を形成する。次にテン化珪素膜16を約400八堆積
する。次に、N+拡散領域8からの電極を取り出すため
の迅孔を形成する/こめ、ン、lトレンストマスク 第2層多結晶ノリコン7にjトなり合うように開孔する
。
従来方法では第2層多結晶シリコン膜7に接しないよう
に、重ね合せずれを見込み、小さく開孔り゛る必要かあ
り、従って、透孔と、第2層多結晶シリコン膜の端との
間隔は3ミクロン以上必要であり、逆にと1えば、2ミ
クロンの透孔を設けるにd、、同迅孔に各3μmの余裕
をりて、第2層多結晶シリコン間の間隔を8ミク゛ロン
必要であった。しかし、本実施例ではこのような必要は
なく、第2層多結晶シリコン膜7に重なって開孔するよ
う身構造となるため、2ミクロン以下の小さな間隔の部
分にも開孔できる。次に第4図fのように、チ・ノ化珪
素膜16.二酸化珪素膜18をエツチングする。平行平
板構造の電極を有する反応性イオンエ、チング装置によ
りエツチングをし、側面の被膜を残す。チ・ノ化珪素膜
16の16八、16Bの部分及び14ばほぼ残っている
。次に、第3層多結晶シリコン膜11を堆積し、リン蒸
着する。次に第4図qの如く、第3層多結晶シリコン膜
11の%h パターンを形成し、この後、層間膜、アル
ミニウム電極(図中略)、素子の保護膜を堆積し、第3
図のような構造となる。
に、重ね合せずれを見込み、小さく開孔り゛る必要かあ
り、従って、透孔と、第2層多結晶シリコン膜の端との
間隔は3ミクロン以上必要であり、逆にと1えば、2ミ
クロンの透孔を設けるにd、、同迅孔に各3μmの余裕
をりて、第2層多結晶シリコン間の間隔を8ミク゛ロン
必要であった。しかし、本実施例ではこのような必要は
なく、第2層多結晶シリコン膜7に重なって開孔するよ
う身構造となるため、2ミクロン以下の小さな間隔の部
分にも開孔できる。次に第4図fのように、チ・ノ化珪
素膜16.二酸化珪素膜18をエツチングする。平行平
板構造の電極を有する反応性イオンエ、チング装置によ
りエツチングをし、側面の被膜を残す。チ・ノ化珪素膜
16の16八、16Bの部分及び14ばほぼ残っている
。次に、第3層多結晶シリコン膜11を堆積し、リン蒸
着する。次に第4図qの如く、第3層多結晶シリコン膜
11の%h パターンを形成し、この後、層間膜、アル
ミニウム電極(図中略)、素子の保護膜を堆積し、第3
図のような構造となる。
される。
発明の効果
以上のように本発明に係る製造方法は、多層の多結晶シ
リコン構造において、上層の多結晶シリコン膜によって
形成される電極が、下層の多結晶シリコン膜に自己整合
的に分離形成される透孔部に設けらγしることにより、
これによれ―、透孔形成用のマスクの重ね合せ精度に依
存することなく、素子の寸法縮小が用油となり、層間絶
縁耐圧を劣化することなく、高密度化ができ、高集積回
路装置の製造に有用な技術である。
リコン構造において、上層の多結晶シリコン膜によって
形成される電極が、下層の多結晶シリコン膜に自己整合
的に分離形成される透孔部に設けらγしることにより、
これによれ―、透孔形成用のマスクの重ね合せ精度に依
存することなく、素子の寸法縮小が用油となり、層間絶
縁耐圧を劣化することなく、高密度化ができ、高集積回
路装置の製造に有用な技術である。
第1図は従来の層多結晶シリコン構造を翁するXviO
SダイナミックRA iVIのメモリーセルの構造断面
図、第2図a−eは従来方法による製造一工程図、第3
図に、本発明の具体1」す々一実施例にかかる構造断面
図、第4図a−qはその製造工程図である。 1・・・・・・シリコン基板、6・・・・・・第2ゲー
ト酸化膜、7・・ ・第2層多結晶シリコン膜、8・・
・・・・N″−拡散層、13・・・・二酸化珪素膜、1
4.1’6・・・・・・チ。 化珪素膜、11・・・・・第3層多結晶シリコン膜。 第1図 ?、12図 第3図 第4図 0、)
SダイナミックRA iVIのメモリーセルの構造断面
図、第2図a−eは従来方法による製造一工程図、第3
図に、本発明の具体1」す々一実施例にかかる構造断面
図、第4図a−qはその製造工程図である。 1・・・・・・シリコン基板、6・・・・・・第2ゲー
ト酸化膜、7・・ ・第2層多結晶シリコン膜、8・・
・・・・N″−拡散層、13・・・・二酸化珪素膜、1
4.1’6・・・・・・チ。 化珪素膜、11・・・・・第3層多結晶シリコン膜。 第1図 ?、12図 第3図 第4図 0、)
Claims (1)
- 【特許請求の範囲】 0)半導体基板の一主簡にゲート絶縁膜、多結晶シリコ
ン膜を堆積した後、この上に二酸化珪素膜。 販 チッ化珪素を形成する工程と、前記、テラ化珪素膜、二
酸化珪素膜゛、多結晶シリコン膜を所定の透孔形状に加
工する工程と、前記テラ化珪素膜をマスクとして、前記
多結晶シリコン膜の露出した前記透孔の側面部分を酸化
する工程と、この上にテノ化珪素膜を堆積した後、異方
性エツチングにより前記多結晶7リコン膜の側面の前記
チツ化珪素膜を残し、1sfJ記基板に形成された拡散
領域上の前記テソ化珪素膜をエツチングする工程と、前
記多結晶シリコン膜に自己整合的に分離して、前記拡散
領域に接触する電極を形成する工程からなることを特徴
とする半導体装置の製造方法。 (2)多結晶シリコン膜に自己整合的に分離形成され九
拡散領域への電極が多結晶シリコン膜からなる特許請求
の範囲第1項に記載の半導体装置の製造方法。 (3)電極がアルミニウム又は高融点金属からなる特許
請求の範囲第1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58128361A JPS6020564A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58128361A JPS6020564A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6020564A true JPS6020564A (ja) | 1985-02-01 |
JPH0463547B2 JPH0463547B2 (ja) | 1992-10-12 |
Family
ID=14982913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58128361A Granted JPS6020564A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6020564A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56144553A (en) * | 1980-04-11 | 1981-11-10 | Hitachi Ltd | Manufacture of semiconductor device |
JPS5715463A (en) * | 1980-06-30 | 1982-01-26 | Ibm | Method of forming contact for double polysilicon semiconductor device |
-
1983
- 1983-07-13 JP JP58128361A patent/JPS6020564A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56144553A (en) * | 1980-04-11 | 1981-11-10 | Hitachi Ltd | Manufacture of semiconductor device |
JPS5715463A (en) * | 1980-06-30 | 1982-01-26 | Ibm | Method of forming contact for double polysilicon semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH0519811B2 (ja) * | 1984-02-29 | 1993-03-17 | Oki Electric Ind Co Ltd |
Also Published As
Publication number | Publication date |
---|---|
JPH0463547B2 (ja) | 1992-10-12 |
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