KR100464648B1 - 캐패시터 형성 방법 - Google Patents

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Abstract

본 발명은 캐패시터의 충전용량(capacitance)을 증대시킬 수 있는 캐패시터 형성방법에 관해 개시한다.
개시된 본 발명의 캐패시터 형성 방법은 반도체기판 상에 실린더 타입의 다결정 실리콘 패턴을 형성하는 단계와, 기판 상에 실린더 타입의 다결정 실리콘 패턴을 덮는 비정질 금속막을 형성하는 단계와, 비정질 금속막을 결정화하여 금속 결정립을 형성하는 단계와, 결정화된 금속막을 1차로 습식 식각하여 금속 결정립과 결정입계의 습식 식각 차이에 의해 선택적으로 다결정 실리콘 패턴을 노출시키는 단계와, 노출된 다결정 실리콘 패턴의 표면을 2차로 습식 식각하여 표면에 반구형 홈을 가진 스토리지 노드 전극을 형성하는 단계와, 반구형 홈을 덮도록 유전체층 및 플레이트 전극을 차례로 형성하는 단계를 포함한다.

Description

캐패시터 형성 방법{method for fabricating capacitor}
본 발명은 캐패시터(capacitor)의 형성방법에 관한 것으로, 보다 상세하게는캐패시터의 충전용량(capacitance)을 증대시킬 수 있는 캐패시터 형성 방법에 관한 것이다.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error)에 강한 저항성을 확보하고, 또한 잡음(noise)에 의한 오동작을 방지하기 위해서는 충분한 정전 용량(capacitance)을 지니는 셀 캐패시터를 구비하는 것이 필요하다.
즉, 디자인 룰이 딥 서브 해프 마이크론(deep-sub-half-micron)급인 기가 비트급 고집적 디램의 셀 캐패시터의 경우에도, 적어도 30 펨토 패럿(fF) 이상의 정전 용량의 확보가 필요한 것으로 당업계는 인식하고 있다.
반도체 기판 위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로 적층형(stacked) 구조 또는 원통형(cylindrical) 구조에 반구형 결정립(HSG; hemispherical grain)을 성장시키는 방법에 제안되었다.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터 형성 방법을 설명하기 위한 것으로, 반구형 결정립(HSG) 성장 메카니즘을 도시한 도면이다.
상기 반구형 결정립(HSG) 성장 메카니즘에 대해 알아보면, 도 1a에 도시된 바와 같이, 먼저 기판(미도시)의 다결정 실리콘층(10) 표면에 비정질 실리콘핵(nuclear)(12)을 증착하고 나서, 도 1b에 도시된 바와 같이, 상기 결과물 상에 열처리(20) 공정을 실시하여 증착된 실리콘의 핵(12)을 중심으로 다결정 실리콘의 원자들을 확산시키어 결정화한다. 이 후, 도 1c에 도시된 바와 같이, 다결정 실리콘의 결정화가 더욱 가속화되어 결정립 성장이 이루어져서 다결정 실리콘의 표면은 반구형 형상(13)으로 변화하여 단위면적당 다결정 실리콘의 표면적은 증가하게 된다. 상기 반구형 결정립 성장에 의해 캐패시터의 유효 표면적이 증대된다. 이러한 과정을 통해 반도체의 고집적화에도 캐패시터의 캐패시턴스를 일정하게 유지한다.
그러나, 종래의 기술에서는 현재 사용되고 있는 64M 공정에 적용되고 있는 캐패시터들 간의 간격은 약 0.17㎛ 정도로, 여기에 다결정 실리콘의 핵을 증착하고 비정질 실리콘을 결정화하여 결정 성장이 이루어지면 간격 마진이 더욱 감소하여 캐패시터들 간의 브릿지(bridge) 및 컨택(connect)이 발생될 뿐더러 반구형 결정립(HSG) 성장 공정 시 많은 비용 부담이 발생되어 생산 제조 원가가 상승하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 캐패시터들 간의 브릿지(bridge) 및 컨택 발생 및 생산 제조 원가 상승을 방지하면서도 캐패시터의 유효 표면적을 증대시킬 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반구형 결정립(HSG) 성장 메카니즘.
도 2a 내지 도 2f는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
도 3a 내지 도 3h는 본 발명에 따른 금속 결정립과 결정입계의 식각율 차이를 이용한 다결정 실리콘 표면적 증가 메카니즘.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 106. 절연막
103. 개구부 104. 절연 스페이서
106. 실린더형 다결정 실리콘 107. 반구형 홈
110. 비정질 금속막 120. 금속 습식액
150. 스토리지 노드 전극 152. 유전체층
154. 플레이트 전극
상기 목적을 달성하기 위한 본 발명의 캐패시터 형성 방법은 반도체기판 상에 실린더 타입의 다결정 실리콘 패턴을 형성하는 단계와, 기판 상에 실린더 타입의 다결정 실리콘 패턴을 덮는 비정질 금속막을 형성하는 단계와, 비정질 금속막을 결정화하여 금속 결정립을 형성하는 단계와, 결정화된 금속막을 1차로 습식 식각하여 금속 결정립과 결정입계의 습식 식각 차이에 의해 선택적으로 다결정 실리콘 패턴을 노출시키는 단계와, 노출된 다결정 실리콘 패턴의 표면을 2차로 습식 식각하여 표면에 반구형 홈을 가진 스토리지 노드 전극을 형성하는 단계와, 반구형 홈을 덮도록 유전체층 및 플레이트 전극을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다. 또한, 도 3a 내지 도 3h는 본 발명에 따른 금속 결정립과 결정입계의 식각율 차이를 이용한 다결정 실리콘 표면적 증가 메카니즘이다.
본 발명의 캐패시터 형성 방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(100) 상에 제 1절연막(103)을 형성하고 나서, 상기 절연막(103)을 식각하여 기판의 소정영역을 개구시키는 개구부(102)를 형성한다. 이때, 도면에 도시되지 않았지만, 상기 기판(100)은 게이트 및 소오스/드레인의 불순물영역을 포함한 트랜지스터가 제조되어져 있고, 상기 개구부(102)에 의해 상기 불순물영역이 노출된다.
이어서, 상기 개구부(102)를 포함한 절연막(103) 상에 실리콘 질화막을 증착하고 나서 상기 제 1절연막(103)의 표면이 노출되는 시점까지 상기 실리콘 질화막을 식각하여 개구부(102) 내측면을 덮는 절연 스페이서(104)를 형성한다.
그리고 나서, 공지의 기술을 통해 상기 제 1절연막(102) 상에 절연 스페이서(104)를 포함한 개구부(102)를 덮는 실린더형 다결정 실리콘 패턴(106)을 형성한다.
이 후. 도 2b 및 도 3a에 도시된 바와 같이, 상기 실린더형 다결정 실리콘 패턴(106)을 포함한 절연막(103) 상에 비정질 금속막(110)을 증착하고 결정화하여 결정립(crystallzed metal grains)(110a)을 성장시킨다. 이때, 상기 금속 결정립(110a)들 사이에는 결정입계(grain boundary)(110b)가 형성된다.
이어서, 도 2c에 도시된 바와 같이, 금속 습식액(120)이 담긴 배스(bath)(미도시) 내에서 상기 결과물을 습식 식각한다. 이때, 상기 금속 습식액(120)으로는 H3PO4, HNO3및 CH3COOH의 혼합액을 이용한다.
상기 습식 식각 공정을 알아보면, 도 3b 및 도 3c에 도시된 바와 같이, 상기 금속 습식액(120)이 결정화된 비정질 금속막(110) 표면에 침투하여 상기 금속 결정립(110a)과 결정입계(110b)에서 상기 금속 식각액에 의한 식각 정도가 다르게 나타난다. 이러한 금속 결정립(110a)과 결정입계(110b)의 습식 식각비 차이에 의해, 도 3d에 도시된 바와 같이, 다결정 실리콘 패턴(106)의 표면이 선택적으로 노출되며, 점차로, 도 2d, 도 3e 및 도 3f에 도시된 바와 같이, 상기 결정입계(110b) 사이의 상기 노출된 다결정 실리콘 패턴(106) 표면이 등방성 식각되기 시작하고, 도 2e 및 도 3g에 도시된 바와 같이, 다결정 실리콘 패턴(106) 표면에 잔류하는 금속막들이 완전히 제거된다. 이 후, 최종적으로 상기 다결정 실리콘 패턴(106) 표면에, 도 2f및 도 3h에 도시된 바와 같이, 반구형 홈(107)이 형성된다. 이때, 상기 반구형 홈(107)이 형성된 다결정 실리콘 패턴(106)은 캐패시터의 스토리지 노드 전극(150)이 된다.
도 2g에 도시된 바와 같이, 상기 스토리지 노드 전극(150)을 포함한 절연막 (102)상에 유전체층(152) 및 플레이트 전극(154)을 차례로 형성하여 캐패시터 제조를 완료한다.
이상에서와 같이, 본 발명에서는 폴리실리콘 표면으로부터 내부쪽으로 반구형 홈을 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 이용함으로써, 반도체 디바이스의 수율이 향상된다.
따라서, 본 발명에서는 반구형 결정립(HSG) 제조에 따른 생산 제조 원가 상승을 방지하고, 또한 캐패시터들 간의 브릿지와 콘택 발생으로 디바이스의 수율이 감소됨을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 반도체기판 상에 실린더 타입의 다결정 실리콘 패턴을 형성하는 단계와,
    상기 기판 상에 상기 실린더 타입의 다결정 실리콘 패턴을 덮는 비정질 상태의 금속막을 형성하는 단계와,
    상기 비정질 상태의 금속막을 결정화하여 금속 결정립들을 성장시키며, 상기 금속 결정립들 사이에 결정입계가 형성되는 단계와,
    상기 결정화된 금속막을 1차로 습식 식각하여 상기 금속 결정립과 결정입계의 습식 식각 차이에 의해 선택적으로 다결정 실리콘 패턴의 표면이 노출되는 단계와,
    상기 노출된 다결정 실리콘 패턴의 표면을 2차로 습식 식각하여 표면에 반구형 홈을 가진 스토리지 노드 전극을 형성하는 단계와,
    상기 반구형 홈을 덮도록 유전체층 및 플레이트 전극을 차례로 형성하는 단계를 포함한 것을 특징으로 하는 캐패시터 형성 방법.
  2. 제 1항에 있어서, 상기 1차 및 2차 습식 식각 단계에서 습식액으로 H3PO4, HNO3및 CH3COOH의 혼합액을 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
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