KR20000000566A - 반구형 그레인 실리콘층을 사용하는 반도체소자의 커패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로, 반도체기판 상에 결정질층 및 비정질층으로 구성된 하부전극 패턴을 형성함으로써 하부전극 패턴 표면에 서로 다른 크기의 그레인을 갖는 반구형 그레인 실리콘층을 형성한다. 이에 따라, 하부전극의 표면적이 감소하는 것을 최소화시키면서 서로 이웃한 하부전극이 서로 연결되는 것을 방지할 수 있다.

Description

반구형 그레인 실리콘층을 사용하는 반도체소자의 커패시터 형성방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반구형 그레인 실리콘층(HSG silicon layer)을 사용하는 커패시터 형성방법에 관한 것이다.

최근 반도체소자의 집적도가 증가함에따라 패턴의 크기는 점점 작아지고 있다. 이러한 고집적 반도체소자 중에 DRAM과 같은 반도체 기억소자는 메모리 셀이 차지하는 면적이 점점 감소하여 메모리 셀 특성을 향상시키기 위한 방안이 요구되고 있다. DRAM 소자에 있어서, 메모리 셀 특성은 메모리 셀을 구성하는 셀 커패시터의 용량과 직접적인 관계가 있다. 다시 말해서, 셀 커패시턴스가 증가할수록 메모리 셀의 특성, 예컨대 저전압 특성 및 알파입자에 기인하는 소프트 에러 특성은 향상된다. 이러한 셀 커패시턴스는 하부전극의 표면적에 비례하므로 하부전극의 표면적을 증가시킴으로써 고성능 메모리 셀을 구현할 수 있다. 따라서, 제한된 면적 내에 표면적이 증가된 하부전극을 형성하기 위하여 3차원적인 구조를 갖는 하부전극, 예컨대 실린더형 또는 핀(fin)형의 하부전극을 형성하는 방법이 제안된 바 있다. 그러나, 상술한 3차원적인 구조를 갖는 하부전극은 그 형성방법이 매우 복잡하여 생산성을 향상시키기가 어렵다. 이러한 공정의 복잡성을 해결하기 위하여 최근에 하부전극의 표면에 반구형 그레인을 갖는 실리콘층을 형성하여 하부전극의 표면적을 극대화시키는 방법이 제안되었다.

도 1 및 도 2는 종래의 커패시터 형성방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 반도체기판(1) 상에 층간절연막(3)을 형성하고, 상기 층간절연막(3)을 패터닝하여 반도체기판(1)의 소정영역을 노출시키는 복수개의 콘택홀을 형성한다. 상기 콘택홀들이 형성된 반도체기판 전면에 콘택홀들을 채우는 도우핑된 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층을 패터닝하여 각 콘택홀을 덮는 복수개의 비정질 실리콘층 패턴(5)을 형성한다. 이때, 반도체소자의 집적도가 높을수록 서로 이웃한 비정질 실리콘층 패턴(5)들 사이의 간격은 좁아진다. 특히, 셀 커패시턴스를 증가시키기 위하여 비정질 실리콘층을 두껍게 형성하면, 도 1에 도시된 바와 같이 비정질 실리콘층 패턴(5)은 경사진 측벽 프로파일을 갖도록 형성된다. 따라서, 비정질 실리콘층 패턴(5)들의 하부에서 가장 좁은 간격(S)을 보인다.

도 2를 참조하면, 상기 비정질 실리콘층 패턴(5)들 표면에 통상의 방법으로 반구형 그레인을 갖는 실리콘층(7)을 형성한다. 이때, 도시된 바와 같이 비정질 실리콘층 패턴(5)들 사이에 가장 좁은 간격(S)을 보이는 부분(A)에서 서로 이웃한 비정질 실리콘층 패턴(5) 표면에 형성된 반구형 그레인 실리콘층(7)들이 서로 접촉할 수 있다.

상술한 바와 같이 종래기술에 따르면, 비정질 실리콘층 패턴(5) 및 그 표면에 형성된 반구형 그레인 실리콘층(7)으로 구성되는 하부전극들이 서로 연결되는 문제점을 보인다.

본 발명의 목적은 경사진 측벽 프로파일을 가지면서 서로 이웃한 하부전극들 표면에 형성되는 반구형 그레인 실리콘층들이 접촉하는 현상을 방지할 수 있는 반도체소자의 커패시터 형성방법을 제공하는 데 있다.

도 1 및 도 2는 종래기술에 따른 커패시터 형성방법을 설명하기 위한 단면도들이다.

도 3 내지 도 5는 본 발명에 따른 커패시터 형성방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은 반도체기판을 마련하는 단계와, 상기 반도체기판 전면에 도전성의 제1 비정질층을 형성하는 단계와, 상기 제1 비정질층을 결정화시키어 결정질층을 형성하는 단계와, 상기 결정질층 상에 도전성의 제2 비정질층을 형성하는 단계와, 상기 제2 비정질층 및 상기 결정질층을 연속적으로 패터닝하는 단계와, 상기 패터닝된 결정질층 및 제2 비정질층 표면에 반구형 그레인 실리콘층을 형성하는 단계를 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 DRAM 소자를 예로 하여 상세히 설명하기로 한다.

도 3을 참조하면, 실리콘기판(11) 상에 층간절연막(13), 예컨대 실리콘산화막을 형성한다. 상기 층간절연막(13)을 패터닝하여 상기 실리콘기판(11)의 소정영역을 노출시키는 복수개의 콘택홀(H)을 형성한다. 여기서, 상기 콘택홀(H)에 의해 노출된 실리콘기판(11) 표면은 DRAM 소자의 셀 트랜지스터, 즉 억세스 트랜지스터의 소오스/드레인 영역에 해당한다.

도 4를 참조하면, 상기 콘택홀(H)이 형성된 반도체기판 전면에 콘택홀(H)을 채우는 도전성의 제1 비정질층, 예컨대 도우핑된 비정질 실리콘층을 형성한다. 이어서, 상기 제1 비정질층을 열처리하여 결정화시킴으로써 결정질층(15)을 형성한다. 상기 열처리는 레이저를 사용하여 실시할 수도 있고, 로(furnace) 내에서 실시할 수도 있다. 이때, 로(furnace)를 이용하는 열처리는 약 650℃ 정도에서 실시하는 것이 바람직하다. 상술한 바와 같이 제1 비정질층을 열처리하여 형성된 결정질층(15)은 다결정 형태 또는 단결정 형태를 갖는다. 이어서, 상기 결정질층(15) 상에 도전성의 제2 비정질층(17), 예컨대 도우핑된 비정질 실리콘층을 형성한다.

도 5를 참조하면, 상기 제2 비정질층(17) 및 결정질층(15)을 연속적으로 패터닝하여 각 콘택홀(H) 상부에 패터닝된 결정질층(15a) 및 패터닝된 제2 비정질층(17a)으로 구성되는 복수개의 하부전극 패턴(18)을 형성한다. 이때, 각 하부전극 패턴(18)의 측벽은 대부분 경사진 프로파일을 갖는다. 이어서, 상기 하부전극 패턴(18) 표면에 반구형 그레인을 갖는 실리콘층(19)을 형성한다. 이와 같이 반구형 그레인 실리콘층(19)을 형성하면, 패터닝된 제2 비정질층(17a) 표면에는 정상적으로 성장된 반구형 그레인 실리콘층(19)이 형성되는 반면에, 패터닝된 결정질층(15a)의 측벽에는 상기 패터닝된 제2 비정질층(17a) 표면에 형성된 반구형 그레인보다 작은 그레인을 갖는 실리콘층(19)이 형성되거나 반구형 실리콘층(19)이 형성되지 않는다. 이는 패터닝된 결정질층(15)이 이미 결정화된 상태이므로 반구형 그레인을 성장시키는 데 필요한 실리콘원자들이 실리콘핵으로 공급되지 못하기 때문이다. 따라서, 도 5에 도시된 바와 같이 패터닝된 제2 비정질층(17a) 표면에 형성된 반구형 그레인들은 정상적인 크기를 갖는 반면에, 패터닝된 결정질층(15a) 표면에 형성된 반구형 그레인들은 매우 작거나 아예 형성되지 않을 수도 있다. 결과적으로, 경사진 측벽 프로파일에 기인하여 서로 이웃한 패터닝된 제2 비정질층(17a) 사이의 간격보다 좁은 간격을 유지하는 패터닝된 결정질층(15a) 표면에 작은 크기의 그레인을 갖는 반구형 그레인 실리콘층(19)이 형성된다. 상기 하부전극 패턴(18) 및 그 표면에 형성된 반구형 그레인 실리콘층(19)은 커패시터의 하부전극을 구성한다. 이어서, 도시하지는 않았지만 상기 반구형 그레인 실리콘층(19)이 형성된 결과물 전면에 유전체막 및 상부전극용 도전층을 차례로 형성하여 커패시터를 완성한다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명에 따르면, 차례로 적층된 결정질층 및 비정질층을 패터닝하여 하부전극 패턴을 형성함으로써, 패터닝된 결정질층 및 패터닝된 비정질층 표면에 형성되는 반구형 그레인 실리콘층의 그레인 크기를 서로 다르게 형성할 수 있다. 이에 따라, 하부전극의 표면적이 감소하는 것을 최소화시키면서 서로 이웃한 하부전극이 서로 연결되는 현상을 방지할 수 있다.

Claims (9)

1. 반도체기판을 마련하는 단계;

   상기 반도체기판 전면에 도전성의 제1 비정질층을 형성하는 단계;

   상기 제1 비정질층을 결정화시키어 결정질층을 형성하는 단계;

   상기 결정질층 상에 도전성의 제2 비정질층을 형성하는 단계;

   상기 제2 비정질층 및 상기 결정질층을 연속적으로 패터닝하는 단계; 및

   상기 패터닝된 결정질층 및 제2 비정질층 표면에 반구형 그레인 실리콘층을 형성하는 단계를 포함하는 반도체소자의 커패시터 형성방법.
2. 제1항에 있어서, 상기 반도체기판을 마련하는 단계는

   실리콘기판 상에 층간절연막을 형성하는 단계; 및

   상기 층간절연막을 패터닝하여 상기 실리콘기판의 소정영역을 노출시키는 복수개의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
3. 제1항에 있어서, 상기 제1 비정질층은 도우핑된 비정질 실리콘층인 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
4. 제1항에 있어서, 상기 결정질층은 상기 제1 비정질층을 열처리하여 결정화시킴으로써 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
5. 제4항에 있어서, 상기 열처리는 레이저를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
6. 제4항에 있어서, 상기 열처리는 로(furnace) 내에서 실시하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
7. 제1항에 있어서, 상기 결정질층은 다결정 실리콘층 또는 단결정 실리콘층인 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
8. 제1항에 있어서, 상기 제2 비정질층은 도우핑된 비정질 실리콘층인 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
9. 제1항에 있어서, 상기 반구형 그레인 실리콘층을 형성하는 단계 후에

   상기 반구형 그레인 실리콘층이 형성된 결과물 전면에 유전체막 및 상부전극용 도전층을 차례로 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.