KR100486220B1

KR100486220B1 - 반구형실리콘층을갖는커패시터제조방법

Info

Publication number: KR100486220B1
Application number: KR1019970059712A
Authority: KR
Inventors: 이재동; 황기현; 장원준; 홍경훈
Original assignee: 삼성전자주식회사
Priority date: 1997-11-13
Filing date: 1997-11-13
Publication date: 2006-04-28
Also published as: KR19990039563A

Abstract

트윈 비트에 의한 불량을 방지할 수 있는 반구형 실리콘층을 가지는 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 불순물이 제1 농도로 도핑된 제1 폴리실리콘층을 형성한다. 상기 제1 폴리실리콘층 위에 불순물이 상기 제1 농도보다 높은 제2 농도로 도핑된 제2 폴리실리콘층을 형성한다. 상기 제2 폴리실리콘층 및 제1 폴리실리콘층을 연속적으로 패터닝하여 커패시터의 하부 전극 패턴을 형성한다. 상기 하부 전극 패턴의 표면에 HSG를 성장시켜서 반구형 실리콘층을 형성하여, 측벽에는 비교적 큰 HSG가 성장되고 상부에는 비교적 작은 HSG가 성장된 하부 전극을 형성한다.

Description

반구형 실리콘층을 갖는 커패시터 제조 방법{Method for manufacturing capacitor having hemispherical silicon layer}

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 커패시터의 하부 전극 표면에 반구형 실리콘층(HSG층: hemi-spherical silicon layer)을 갖는 커패시터 제조 방법에 관한 것이다.

DRAM은 정보가 저장되는 메모리 셀이 매트릭스 형태로 배열된 메모리 셀 영역과 메모리 셀을 구동시키는 주변 회로 영역으로 이루어진다. 메모리 셀 특성은 셀 커패시터의 성능과 직접적으로 관련이 있다. 반도체 메모리 소자인 DRAM의 집적도가 증가할수록 1개의 메모리 셀이 차지하는 면적은 감소되고, 동작 전압은 점점 낮아지는 경향을 보인다. 이에 따라, 셀 특성을 개선하기 위하여 제한된 면적 내에 용량이 큰 커패시터를 형성하는 방법에 대한 연구가 활발해지고 있다.

셀 커패시터의 커패시턴스는 하부 전극의 표면적에 비례하고, 유전체막의 두께에 반비례한다. 이에 따라, 셀 커패시턴스를 크게 하기 위하여 하부 전극의 표면적을 증가시키기 위한 방법으로서 하부 전극의 표면에 반구형 실리콘층을 형성하는 공정이 다양하게 개발되어 사용되고 있다. 실제로, 반구형 실리콘층을 하부 전극에 형성함으로써 셀 커패시턴스가 크게는 2배까지 증가되었다.

그러나, 반구형 실리콘층을 이용하여 커패시터의 유효 면적을 증가시키는 경우에는 반구형 실리콘층을 형성한 후에 후속의 세정 공정을 거치게 되면 반구형 실리콘층의 HSG의 목 부분이 가늘어져서 하부 전극 표면으로부터 떨어져 나가고, 이와 같이 떨어진 입자는 하부 전극 사이에서 브리지를 유발시켜서 트윈 비트(twin bit)에 의한 불량 발생 가능성이 증가되며, 그에 따라 반도체 소자의 수율이 낮아지게 된다.

종래 기술에서는 상기와 같은 문제를 해결하기 위하여 후속 세정 공정을 약화시키거나, 반구형 실리콘층 형성을 위한 시딩(seeding) 시간을 대폭 줄여서 각각의 HSG의 사이즈를 작게 만드는 방법이 있다. 또한, 하부 전극 패턴 형성을 위한 사진 식각 공정시에 폴리머를 부착하여 하부 전극 패턴의 모서리 부분을 라운딩 처리하거나, 식각 손상을 통하여 HSG 성장을 부분적으로 억제시킴으로써 모서리 부분에서 HSG가 떨어져 나가게 되는 현상을 억제시키는 방법이 사용되고 있다.

그러나, 상기와 같은 방법은 모두 커패시턴스를 저하시키는 결과를 초래하며, 특히 폴리머 처리를 하는 방법의 경우에는 공정 진행중 오염 가능성이 높고 공정 추가로 인하여 공정 시간이 길어지기 때문에 바람직하다고 할 수 없다.

본 발명의 목적은 트윈 비트에 의한 불량을 억제하면서 셀 커패시턴스를 저하시키지 않는 반구형 실리콘층을 갖는 커패시터 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명에 따른 커패시터 제조 방법에서는 반도체 기판상에 불순물이 제1 농도로 도핑된 제1 폴리실리콘층을 형성한다. 상기 제1 폴리실리콘층 위에 불순물이 상기 제1 농도보다 높은 제2 농도로 도핑된 제2 폴리실리콘층을 형성한다. 상기 제2 폴리실리콘층 및 제1 폴리실리콘층을 연속적으로 패터닝하여 커패시터의 하부 전극 패턴을 형성한다. 상기 하부 전극 패턴의 표면에 HSG를 성장시켜서 반구형 실리콘층을 형성하여, 측벽에는 비교적 큰 HSG가 성장되고 상부에는 비교적 작은 HSG가 성장된 하부 전극을 형성한다.

상기 불순물은 PH₃이고, 상기 제1 폴리실리콘층은 2.2 wt%의 PH₃를 포함하며, 상기 제2 폴리실리콘층은 4.7 ∼ 10.5 wt%의 PH₃를 포함한다.

본 발명에 의하면, 후속 세정 공정시에 트윈 비트를 유발시킬 정도로 큰 HSG 노드가 떨어지는 현상을 방지할 수 있고, 공정 열화 현상을 방지할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 반도체 기판(10)상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 반도체 기판(10)의 소정 영역을 노출시키는 복수의 콘택홀이 형성된 층간 절연막 패턴(20)을 형성한다. 이어서, 상기 층간 절연막 패턴(20)이 형성된 결과물 전면에 불순물이 제1 농도로 도핑된 제1 폴리실리콘층(32)을 상기 각각의 콘택홀을 채우도록 약 7,000 ∼ 9,000Å의 두께로 형성한다. 바람직하게는, 상기 제1 농도는 불순물 PH₃를 기준으로 2.2 wt%이다. 즉, 상기 제1 폴리실리콘층(32)은 2.2 wt%의 PH₃를 포함한다. 그 후, 상기 제1 폴리실리콘층(32) 위에 불순물이 상기 제1 농도보다 높은 제2 농도로 도핑된 제2 폴리실리콘층(34)을 약 500 ∼ 2,000Å의 두께로 형성한다. 바람직하게는, 상기 제2 농도는 불순물 PH₃를 기준으로 4.7 ∼ 10.5 wt%이다.

도 2를 참조하면, 상기 제2 폴리실리콘층(34) 및 제1 폴리실리콘층(32)을 연속적으로 패터닝하여 제1 폴리실리콘층 패턴(32A) 및 제2 폴리실리콘층 패턴(34A)으로 구성되는 하부 전극 패턴(40)을 형성한다.

도 3을 참조하면, 상기 하부 전극 패턴(40)의 표면에 통상의 방법에 의하여 HSG를 성장시켜서 반구형 실리콘층(32B, 34B)을 형성하여 하부 전극(50)을 완성한다. 이 때, HSG 성장은 하부 전극 패턴(40)의 불순물 농도에 의하여 크게 좌우된다. 즉, 폴리실리콘층에서의 불순물 농도가 클수록 HSG 성장이 작게 이루어지고, 불순물 농도가 작을수록 HSG 성장이 크게 이루어진다. 이는 HSG 성장을 위한 어닐 공정시에 각 폴리실리콘층에 도핑되어 있는 PH₃ 분자가 실리콘의 이동을 억제시키는 역할을 하기 때문이다. 따라서, 비교적 저농도의 불순물로 도핑된 상기 제1 폴리실리콘층 패턴(32A)의 표면에서는 비교적 큰 HSG로 이루어지는 반구형 실리콘층(32B)이 형성되고, 비교적 고농도의 불순물로 도핑된 상기 제2 폴리실리콘층(34A)의 표면에서는 비교적 작은 HSG로 이루어지는 반구형 실리콘층(34B)이 형성된다.

도 4를 참조하면, 상기 하부 전극(50) 표면에 유전막(60)을 형성하고, 그 위에 상부 전극(70)을 형성하여 본 발명에 따른 커패시터를 완성한다.

상기한 바와 같이, 본 발명에 의하면 하부 전극의 상부에 불순물이 고농도로 도핑된 폴리실리콘층을 형성하고, 그 표면에 HSG가 비교적 작은 반구형 실리콘층을 형성함으로써 하부 전극의 모서리 부분에서 성장되는 HSG 사이즈를 최소화하는 동시에, 커패시터 유효 면적의 대부분을 차지하는 하부 전극의 측면에서는 HSG 사이즈를 최대화한다. 이로써, 후속 세정 공정시에 트윈 비트를 유발시킬 정도로 큰 HSG 노드가 떨어지는 현상을 방지할 수 있고, 종래 기술에서와 같이 트윈 비트에 의한 불량을 방지하기 위하여 HSG 시딩(Seeding) 시간을 감소시킬 때 발생될 수 있는 공정 열화 현상을 방지할 수 있다.

또한, 본 발명에 의하면 하부 전극 패턴을 형성하기 위한 식각 공정시에 불순물이 저농도로 도핑된 폴리실리콘층에서보다 불순물이 고농도로 도핑된 폴리실리콘층에서 식각 속도가 더 커지게 되어 보다 많은 양이 식각되는 현상이 일어나고, 그 결과 하부 전극의 측벽에 비하여 상부에서의 소모량이 더 커서 하부 전극의 상부가 라운딩되는 효과가 있으므로, 트윈 비트에 의한 불량을 방지하기에 더욱 유리한 하부 전극 프로파일을 갖게 된다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기판, 20 : 층간 절연막 패턴

32 : 제1 폴리실리콘층, 32A : 제1 폴리실리콘층 패턴

34 : 제2 폴리실리콘층, 34A : 제2 폴리실리콘층 패턴

32B, 34B : 반구형 실리콘층, 40 : 하부 전극 패턴

50 : 하부 전극, 60 : 유전막

70 : 상부 전극

Claims

반도체 기판상에 불순물이 제1 농도로 도핑되고 제1 두께를 가지는 제1 폴리실리콘층을 형성하는 단계와,

상기 제1 폴리실리콘층 위에 불순물이 상기 제1 농도보다 높은 제2 농도로 도핑되고 상기 제1 두께 보다 작은 제2 두께를 가지는 제2 폴리실리콘층을 형성하는 단계와,

상기 제2 폴리실리콘층 및 제1 폴리실리콘층을 연속적으로 패터닝하여 커패시터의 하부 전극 패턴을 형성하는 단계와,

상기 하부 전극 패턴의 표면에 HSG를 성장시켜서 반구형 실리콘층을 형성하여, 측벽에는 제1 크기의 HSG가 성장되고 상부에는 상기 제1 크기 보다 작은 제2 크기의 HSG가 성장된 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 불순물은 PH₃인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1 폴리실리콘층은 2.2 wt%의 PH₃를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제2 폴리실리콘층은 4.7 ∼ 10.5 wt%의 PH₃를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1 폴리실리콘층은 7,000 ∼ 9,000Å의 두께로 형성되고, 상기 제2 폴리실리콘층은 500 ∼ 2,000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 하부 전극 형성 단계 후에

상기 하부 전극 표면에 유전막을 형성하는 단계와,

상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.