KR20030027365A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 희생막 증착시 2 단계, 즉 첫 번째는 비도핑된 희생막을 증착하고, 두 번째로는 도핑된 산화막을 증착하여, 후속 열공정에 의하여 도핑된 산화막에 있는 도펀트(dopant)의 확산(diffusion)에 의해 폴리실리콘 하부전극의 상부 부근의 비도핑된 폴리실리콘(undoped polysilicon)을 도핑된 폴리실리콘(doped polysilicon)으로 변환시켜서 MPS가 성장 되는 것을 억제함으로써 캐패시터간의 단락과 CD(Critical Dimension)가 작아짐에 따라 발생하는 캐패시터 값 자체의 저하를 방지하여 생산 수율을 올릴 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD OF FORMING CAPACITOR IN MEMORY DEVICE}
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)은 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 캐패시터의 용량(C)을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려되어 왔다.
이중에서 세번째의 경우에 대하여 구체적으로 살펴보면 다음과 같다. 종래 캐패시터에 이용되는 유전체막은 SiO2로부터 유전률이 거의 2배인 Si3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 주류였다. 하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막 등은 물질 자체의 유전률이 작으므로 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서는 기존 유전체 박막을 대신할 물질로서 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), Ta2O5등의 유전체 박막을 도입하였다. 이 중 Ta2O5유전체 박막은 실리콘 질화막에 대비하여 3배 이상의 유전률(약 20~25)을 가지며 BST나 PZT에 비해 에칭이 용이하다. 또한 화학 기상 증착법(Chemical Vapor Deposition, CVD)법으로 증착(deposition)할 경우 스텝커버리지(step coverage)가 우수한 특징이 있다. 한편, 최근에는 Ta2O5의 불안정한 화학양론비를 개선하기 위하여 TaON의 개발이 이루어지고 있다.
상기와 같이 고유전율을 가지는 Ta2O5또는 TaON을 유전체막으로 사용하는 캐패시터에서는 전극물질의 선택이 강유전체의 특성에 크게 영향을 미친다. 즉, Ta2O5또는 TaON을 유전체막을 이용하는 경우에는 기존의 NO(Nitride-Oxide) 캐패시터와 달리 MIS 구조에 바탕을 두고 있다. 여기서 M은 플레이트 노드로 사용되는 금속 전극을 나타내고, I는 절연체인 유전체를 나타내며, 그리고 S는 스토리지 노드로 사용되는 폴리실리콘을 나타낸다. Ta2O5캐패시터의 상부전극인 플레이트 전극은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조로 되어 있다. 하부전극인 스토리지 전극은 그 표면이 RTN(Rapid Thermal Nitration) 처리된 폴리실리콘을 사용한다.
도 1a 내지 도 1d는 종래 기술에 의한 MIS 구조의 캐패시터 형성단면도이다.
도 1a는 종래 기술에 의한 캐패시터의 스토리지노드 홀 형성 단면도이다.
반도체기판(100) 상에 층간절연막(105)을 형성한 후, 상기 층간절연막을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘, 실리사이드층, 베리어층으로 채워 도전성 플러그(110)를 형성한다. 그 다음 컨캐이브 캐패시터의 스토리지노드를 형성하기 위하여 희생막을 형성하고, 상기 도전성 플러그(110)와 대응되는 상부를 선택적으로 식각하여 스토리지노드 홀(113) 및 희생막 패턴(115a)을 형성한다.
도 1b는 종래 기술에 의한 MPS가 성장한 폴리실리콘 하부전극 도전층(140) 형성 단면도이다.
먼저 도핑된 폴리실리콘(doped polysilicon, 130)을 증착한다. 다음으로 비도핑된 폴리실리콘(undoped polysilicon)을 증착하고, 상기 폴리실리콘에 울퉁불퉁한 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, 이하 MPS라 한다)을 성장시켜 MPS가 성장한 폴리실리콘(135)을 형성한다. MPS 구조는 캐패시터의 유효 표면적을 늘리기 위한 것이다.
도 1c는 종래 기술에 의한 하부전극을 분리하여 하부전극 패턴(140a) 형성 단면도이다.
하부전극 분리를 위하여는 상기 하부전극 도전층이 증착된 결과물 상에 상기 스토리지노드 홀의 내부를 완전히 채우기 위하여 충분한 두께를 가지는 희생층을 형성한다. 상기 희생층은 포토레지스트막 또는 산화막으로 이루어질 수 있다. 이어서 층간절연막의 상면이 노출될 때까지 하부전극 도전층의 일부 및 희생층의 일부를 에치백 또는 화학 기계 연마(Chemical Mechanical Polishing, 이하 CMP 라 한다) 방법에 의하여 제거함으로써, 하부전극 도전층을 복수의 하부전극 패턴으로 분리시킨다. 하부전극 패턴(140a)은 도핑된 폴리실리콘 패턴(130a) 및 MPS가 성장한 폴리실리콘 패턴(135a)으로 이루어져 있다.
도 1d는 종래 기술에 의한 유전체막(145) 및 상부전극(150) 형성 단면도이다.
유전체막으로는 Ta2O5또는 TaON 등을 사용하며, 상부전극은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조로 되어 있다.
상술한 바와 같이 종래 MIS 구조를 가지는 Ta2O5또는 TaON의 캐패시터의 정전용량(capacitance)을 증가시키기 위해서 행해지고 있는 방법들은 캐패시터의 높이를 증가시키거나 또는 폴리실리콘의 표면적을 증가시키기 위하여 울퉁불퉁한 구조인 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon)을 성장시키는 방법들을 사용한다. 그런데, 캐패시터의 정전용량 증대를 위해서 MPS 구조를 형성시키는 방법을 사용함에 있어서, MPS 구조가 과성장 되는 경우 전극간의 분리가 안되는 부분이 발생하며, 이는 후속의 전기적 특성 평가에 있어 이중 비트 불량(Dual Bit Fail)을 유발한다. 이를 방지하고자 CMP를 이용하여 분리를 하기도 하는데 이 또한 MPS 조각이 하부전극 안으로 들어가 제거가 되지 않을 경우 싱글 비트 불량(Single Bit Fail)을 유발하는 문제점이 있다.
또한 캐패시터의 상부 부근의 CD(Critical Dimension)가 작은 경우에는 MPS 성장시 캐패시터의 상부 부근이 막혀 상부전극이 채워지지 못하는 경우가 발생하여 수율(yield)를 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 캐패시터간 단락을 방지하고, 수율을 증가할 수 있는 캐패시터 및 캐패시터 전극 제조방법을 제공하는데 목적이 있다.
도 1a는 종래 기술에 의한 스토리지노드 홀 형성 단면도,
도 1b는 종래 기술에 의한 MPS가 성장한 폴리실리콘 하부전극 도전층 형성 단면도,
도 1c는 종래 기술에 의한 하부전극 패턴 형성 단면도,
도 1d는 종래 기술에 의한 유전체막 및 상부전극 형성 단면도,
도 2a에 본 발명에 따른 스토리지노드 홀 형성 단면도,
도 2b는 본 발명에 따른 캐패시터의 하부전극 도전층 형성 단면도,
도 2c은 본 발명에 따른 MPS 성장시킨 단면도,
도 2d는 본 발명에 따른 유전체막 및 상부전극 형성 단면도,
*도면의 주요 부분에 대한 부호의 설명
200 : 반도체기판 225a : 희생막 패턴
230 : 제1 폴리실리콘 235 : 제2 폴리실리콘
235c : MPS가 성장한 폴리실리콘
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조방법은, 반도체기판 상에 비도핑된 희생막을 형성하는 단계; 상기 비도핑된 희생막 상에 도핑된 희생막을 형성하는 단계; 상기 비도핑된 희생막 및 도핑된 희생막을 선택적 식각하여 다수의 홀을 형성하는 단계; 상기 홀을 포함하는 기판 전면에 도핑된 폴리실리콘 및 비도핑된 폴리실리콘을 적층 형성하는 단계; 상기 도핑된 희생막의 도펀트를 그 주변부의 상기 비도핑된 폴리실리콘으로 확산시키는 단계; 상기 비도핑된 폴리실리콘에 MPS 구조를 성장시키는 단계; 및 상기 폴리실리콘을 식각하여 전극간 분리를 수행하는 단계를 포함한다.
또한, 본 발명의 캐패시터는, 하부는 MPS가 성장한 폴리실리콘이고, 전극간 분리가 이루어져야 할 상부는 MPS가 성장하지 않은 폴리실리콘으로 구성된 캐패시터의 하부전극; 상기 폴리실리콘 하부전극 상에 형성된 유전체막; 및 상기 유전체막 상에 형성된 캐패시터의 상부전극을 포함한다.
본 발명은 희생막을 2 단계 증착, 즉 첫 번째는 비도핑된 희생막을 증착하고, 두 번째로는 도핑된 희생막을 증착한다. 이 후 후속 열공정에 의하여 도핑된 희생막에 있는 도펀트(dopant)의 확산(diffusion)에 의해 캐패시터의 상부 부근의 비도핑된 폴리실리콘(undoped polysilicon)을 도핑된 폴리실리콘(doped polysi licon)으로 변환시켜서 MPS가 성장 되는 것을 억제함으로써 캐패시터간의 단락과 CD(Critical Dimension)가 작아짐에 따라 발생하는 캐패시터 값 자체의 저하를 방지함으로써 생산 수율을 올릴 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 실시예이다.
도 2a에 본 발명에 따른 스토리지노드 홀(213) 형성 단면도이다.
반도체기판(200) 상에 층간절연막(205)을 형성한 후, 상기 층간절연막을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘, 실리사이드층, 베리어층으로 채워 도전성 플러그(210)를 형성한다.
다음으로 컨캐이브 캐패시터의 스토리지노드를 형성하기 위하여 희생막을 형성하는데, 희생막은 하부의 비도핑된 희생막과 상부의 도핑된 희생막으로구성된다.
희생막 형성하는 방법은 비도핑된 희생막을 형성하고, 상기 비도핑된 희생막의 상부에 이온주입에 의하여 도펀트를 주입하여 상부의 도핑된 산화막을 형성할 수 있다.
또는, 비도핑된 제1 희생막을 증착하고, 도핑된 제2 희생막을 증착하여 형성할 수도 있다. 도핑된 제2 희생막은 PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), BSG(Boro-Silicate Glass) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다.
다음으로 상기 도전성 플러그와 대응되는 지역의 상기 제1 및 제2 희생막을 선택적 식각하여 스토리지노드 홀(213) 및 희생막 패턴(225a)을 형성한다. 희생막 패턴(225a)은 제1 희생막 패턴(215a) 및 제2 희생막 패턴(220a)으로 이루어져 있다.
도 2b는 본 발명에 따른 캐패시터의 하부전극 도전층(240) 형성 단면도이다.
캐패시터의 하부전극 형성을 위하여 도핑된 제1 폴리실리콘(doped polysilicon, 230)과 비도핑된 제2 폴리실리콘(undoped polysilicon, 235)을 형성한다. 여기서 도핑된 제1 폴리실리콘은 전도체로서의 역할을 하고, 비도핑된 제2 폴리실리콘은 향후 MPS가 성장하는 시드(seed)의 역할을 한다.
다음으로 제2 희생막(220a)의 도펀트의 확산에 영향을 줄만한 열공정을 진행하여 캐패시터의 상부 부근의 비도핑된 제2 폴리실리콘(235)의 일부를 도핑된 폴리실리콘으로 변환을 시킨다. 즉, 비도핑된 제2 폴리실리콘은 하부의 비도핑된 제2폴리실리콘(235b)과 상부의 도핑된 제2 폴리실리콘(235a)로 나누어진다.
상부의 도핑된 제2 폴리실리콘(235a)는 이 후 MPS 공정에서 폴리실리콘 상부에서는 MPS을 억제한다.
도 2c은 본 발명에 따른 MPS 성장시킨 단면도이다.
캐패시터의 유효면적을 증가시키기 위하여 MPS를 성장시킨다. 이 때 상술한 바와 같이 도펀트의 확산에 의하여 상부에 도핑된 제2 폴리실리콘(235a)에서는 MPS가 성장하지 않고, 하부의 비도핑된 제2 폴리실리콘에서는 MPS가 성장하여 MPS가 성장한 제2 폴리실리콘(235c)이 된다.
도 2d는 본 발명에 따른 유전체막(245) 및 상부전극(250) 형성 단면도이다.
상기 MPS가 성장한 제2 폴리실리콘(235c)을 형성한 후에는 전극간 분리를 하여 하부전극 패턴(240a)을 형성한다.
하부전극 분리를 위하여는 상기 하부전극 도전층이 증착된 결과물 상에 상기 스토리지노드 홀의 내부를 완전히 채우기 위하여 충분한 두께를 가지는 희생층을 형성한다. 상기 희생층은 포토레지스트막 또는 산화막으로 이루어질 수 있다. 이어서 층간절연막의 상면이 노출될 때까지 하부전극의 일부 및 희생층의 일부를 에치백 또는 CMP 방법에 의하여 제거함으로써, 하부전극막을 복수의 하부전극으로 분리시킨다.
상기 하부전극 패턴은 그림에서와 같이 도핑된 제1 폴리실리콘 패턴(230a), MPS가 성장한 제2 폴리실리콘(235c), 도핑된 제2 폴리실리콘 패턴(235b)으로 이루어 진다.
다음으로 유전체막과 상부전극 도전층을 형성하고 패터닝하여 캐패시터를 완성한다
유전체막(245)은 TaON 또는 Ta2O5를 사용한다.
상부전극(250)은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조를 사용하거나 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용한다.
상술한 실시예에서는 컨케이브형의 캐패시터를 예로 들었지만, 그 밖의 실린더 구조, 다중 핀 구조 등 다양한 캐패시터 구조에 사용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 희생막을 두 단계로 증착하고, 상부의 도핑된 희생막의 도펀트가 제2 폴리실리콘 하부전극 도전층의 상부로 확산하여 제2 폴리실리콘 상부지역이 선택적으로 MPS의 발생이 억제되어 상부지역에서는 MPS 구조의 과성장을 원천적으로 방지할 수 있어 전극분리가 용이하며, MPS 구조가 탈락하여 생기는 비트 불량 발생 원인도 제거할 수 있는 유리한 효과가 있다.
또한 CD(Critical Dimension) 값이 작아짐에 따른 캐패시턴스 값 자체의 저하 문제를 해결하여 수율이 높아지는 효과가 있다.

Claims (10)

  1. 반도체기판 상에 비도핑된 희생막을 형성하는 단계;
    상기 비도핑된 희생막 상에 도핑된 희생막을 형성하는 단계;
    상기 비도핑된 희생막 및 도핑된 희생막을 선택적 식각하여 다수의 홀을 형성하는 단계;
    상기 홀을 포함하는 기판 전면에 도핑된 폴리실리콘 및 비도핑된 폴리실리콘을 적층 형성하는 단계;
    상기 도핑된 희생막의 도펀트를 그 주변부의 상기 비도핑된 폴리실리콘으로 확산시키는 단계;
    상기 비도핑된 폴리실리콘에 MPS 구조를 성장시키는 단계; 및
    상기 폴리실리콘들을 식각하여 전극간 분리를 수행하는 단계
    를 포함하는 캐패시터 전극 제조방법.
  2. 제 1 항에 있어서,
    상기 비도핑된 희생막 상에 도핑된 희생막을 형성하는 단계는,
    상기 비도핑된 희생막의 상부에 이온주입에 의하여 도펀트를 주입하여 형성하는 것을 특징으로 하는 캐패시터 전극 제조방법.
  3. 제 1 항에 있어서,
    상기 비도핑된 희생막 상에 도핑된 희생막을 형성하는 단계는,
    PSG, BPSG, 및 BSG 중에서 선택된 어느 하나 또는 이들의 조합으로 형성하는 것을 특징으로 하는 캐패시터 전극 제조방법.
  4. 제 1 항에 있어서,
    상기 폴리실리콘들을 식각하여 전극간 분리를 수행하는 단계는,
    상기 폴리실리콘들 위에 상기 홀의 내부를 완전히 채우기에 충분한 두께를 가지는 희생층을 형성하는 단계;
    상기 희생막의 상면이 노출될 때까지 상기 폴리실리콘들의 일부 및 상기 희생층의 일부를 제거함으로써, 상기 폴리실리콘들을 복수의 전극으로 분리시키는 단계; 및
    상기 희생층의 나머지 일부를 제거하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터의 전극 제조방법.
  5. 제 4 항에 있어서,
    상기 희생층은 포토레지스트막 또는 산화막으로 이루어지는 것을 특징으로하는 캐패시터의 전극 제조방법.
  6. 도핑된 희생막을 증착하는 단계;
    상기 도핑된 희생막 위로 비도핑된 폴리실리콘 전극 도전층을 형성하는 단계;
    열공정에 의하여 상기 희생막 내의 도펀트를 상기 폴리실리콘의 일부분으로 확산시키는 단계; 및
    상기 폴리실리콘 위로 MPS 성장시키는 단계 - 상기 확산에 의하여 도핑된 상기 폴리실리콘의 일부부분은 MPS가 성장하지 않음 -
    를 포함하는 캐패시터 전극 제조방법.
  7. 하부는 MPS가 성장한 폴리실리콘이고, 전극간 분리가 이루어져야 할 상부는 MPS가 성장하지 않은 폴리실리콘으로 구성된 캐패시터의 하부전극;
    상기 폴리실리콘 하부전극 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 캐패시터의 상부전극
    을 포함하는 캐패시터.
  8. 제 7 항에 있어서,
    상기 하부전극의 구조는 실린더 구조, 다중 핀 구조, 컨캐이브 구조 중에서 선택된 구조를 가지는 것을 특징으로 하는 캐패시터.
  9. 제 7 항에 있어서,
    상기 유전체막은 TaON 또는 Ta2O5를 사용하는 것을 특징으로 하는 캐패시터.
  10. 제 7 항에 있어서,
    상기 상부전극은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조 또는 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용하는 것을 특징으로 하는 캐패시터.
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