KR100357176B1 - 커패시터의구조및제조방법 - Google Patents
커패시터의구조및제조방법 Download PDFInfo
- Publication number
- KR100357176B1 KR100357176B1 KR10-1998-0057883A KR19980057883A KR100357176B1 KR 100357176 B1 KR100357176 B1 KR 100357176B1 KR 19980057883 A KR19980057883 A KR 19980057883A KR 100357176 B1 KR100357176 B1 KR 100357176B1
- Authority
- KR
- South Korea
- Prior art keywords
- lower electrode
- amorphous silicon
- layer
- insulating film
- capacitor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims description 25
- 239000010410 layer Substances 0.000 claims abstract description 106
- 239000011229 interlayer Substances 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 56
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 description 37
- 239000012535 impurity Substances 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000003860 storage Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000010899 nucleation Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 노드 간의 브릿지(Bridge) 현상을 억제할 수 있는 커패시터의 하부 전극의 구조 및 제조 방법에 관한 것으로, 반도체 기판상에 층간 절연막을 형성하고 커패시터 형성 영역의 층간 절연막을 제거하는 단계와, 전면에 제 1 반도체층과 제 2 반도체층을 얇게 증착하고, 상기 제 2 반도체층위에 평탄화용 절연막을 증착하여 상기 층간 절연막의 표면이 노출될때까지 상기 평탄화용 절연막 및 제 1, 제 2 반도체층을 에치백하는 단계와, 상기 평탄화용 절연막 및 층간 절연막을 모두 제거하여 하부 전극을 형성하는 단계와, 상기 제 2 반도체층 내벽에 HSG-Si을 형성하는 단계와, 상기 HSG-Si를 포함한 하부 전극위에 커패시터 유전체막과 상부 전극을 차례로 형성하는 단계를 포함하여 이루어진 것이다.
Description
본 발명은 디램(DRAM)의 커패시터 제조 방법에 관한 것으로, 특히 노드 간의 브릿지(Bridge) 현상을 억제할 수 있는 커패시터의 하부 전극의 구조 및 제조 방법에 관한 것이다.
일반적으로, 메가(mega)급 반도체 메모리 소자에서 기가(giga)급의 반도체 메모리 소자로 발전하면서 반도체 메모리 소자가 고집적화되어 감에 따라 셀(Cell)내의 제한된 영역에서 커패시터(Capacitor)의 유효 면적을 증대시키기 위해 다음과 같은 방법을 사용하고 있다.
첫째, 트렌치 타입(Trench Type)이나 실린더 타입(Sylinder Type) 등과 같이 저장 전극(Storage Node)를 3차원화하여 커패시터의 유효 면적을 증가하는 방법을 사용하고 있다.
둘째, 커패시터의 하부 전극으로 사용되는 저장 전극의 표면을 평탄한 구조(Smooth Morphology)가 아닌 울퉁불퉁한 표면 구조를 갖도록 하여 제한된 셀 영역내에서 커패시터의 유효면적을 증가시키는 이른 바 HSG-Si(Hemispherical Grain- Silicon)을 이용한 하부 전극 형성 방법을 사용하고 있다.
셋째, 메모리 소자가 보다 고집적화되면서 하부 전극의 3차원화 뿐만아니라 HSG-Si을 결합하여 사용하는 기술이 사용되어 극히 제한된 셀 영역내에서 커패시터의 유효 면적을 증가시키는 방법을 사용하고 있다.
이와 같이 커패시터의 유효 면적을 증대시키기 위한 방법 중, 세 번째의 방법인 종래의 커패시터 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 1d는 종래의 실린더형 구조에 HSG-Si를 결합한 커패시터의 하부 전극을 나타낸 단면도이다.
도 1a와 같이, 불순물 영역(2)이 형성된 반도체 기판(1)상에 층간 절연막(3)을 증착하고 상기 불순물 영역(2) 상측의 층간 절연막(3)을 선택적으로 제거하여 커패시터 저장 전극의 콘택 홀을 형성한다.
그리고 전면에 비정질 실리콘층(4)을 증착한다. 이 때 상기 비정질 실리콘층(4)은 인(Phosporus)이 약 2.0E20 atoms/cm2정도 도핑된 비정질 실리콘을 이용한다.
도 1b와 같이, 전면에 산화막(5)을 증착하고 사진식각 공정으로 상기 콘택홀 주변 부분에만 남도록 선택적으로 제거하고 상기 패터닝된 산화막(5)을 마스크로 이용하여 상기 비정질 실리콘층(4)을 선택적으로 제거한다.
그리고 전면에 다시 비정질 실리콘층을 증착하고 이방성 식각하여 상기 산화막(5) 측면에 측벽 비정질 실리콘층(6)을 형성한다. 이 때 측벽 비정질 실리콘층(6)과 비정질 실리콘층(4)은 전기적으로 서로 연결된다.
도 1c와 같이, 상기 산화막(5)을 모두 제거하여 실린더 구조의 커패시터 하부 전극(7)을 형성한다.
도 1d와 같이, HSG-Si 형성 장비에서 약 570∼620℃에서 시딩 가스(SeedingGas)(Si2H6또는 SiH4)를 사용하여 하부 전극 표면에 실리콘 시드(Silicon Seed)를 형성한 후 열처리(Annealing) 과정을 거쳐 울퉁불퉁한 표면 구조를 갖는 HSG-Si(8)을 형성한다.
이렇게 하면 실린더 모양을 갖고 표면에 버섯 모양의 HSG-Si가 형성된 커패시터의 하부 전극이 형성된다.
도면에는 도시되지 않았지만, 상기 하부 전극상에 유전체막과 상부 전극을 차례로 형성하여 커패시터를 완성한다.
이상에서 설명한 종래의 디램의 커패시터 제조 방법 및 구조에 있어서는 다음과 같은 문제점이 있었다.
첫째, 반도체 메모리 소자가 고집적화 됨에 따라 메모리 커패시터의 하부 전극과 하부 전극 간의 공간이 약 0.2μm 이하로 작아지게 되었고, 실린더 구조와 같이 3차원적 구조에 HSG-Si을 형성하므로 부착력이 취약한 부분에서 HSG-Si가 떨어지고, 떨어진 HSG-Si가 이후 세정 공정에서도 제거되지 않아서 셀의 노드와 노드 사이에 끼게 되므로 노드 간을 전기적으로 쇼트시키는 브릿지(Bridge)를 유발하게 된다.
그 가장 큰 원인은 하부 전극의 첨점부(실린더 모양에서 약 끝 부분)에 형성된 HSG-SI가 떨어져서 브릿지 현상을 일으켰다.
즉, 하부 전극의 첨점부는 상대적으로 비정질 실리콘의 두께가 매우 작기 때문에 HSG-Si 형성에 필요한 비정질 실리콘의 양이 부족하여 첨점부에서 버섯 모양을 갖는 HSG-Si의 목 부분이 약하게 연결되어 있기 때문에 이후 세정 공정이나 고온 공정을 거치면서 상대적으로 약하게 연결되어 있는 노드의 첨점부의 HSG-Si이 이탈되거나 늘어지면서 인접 노드 간에 브릿지를 유발하게 되었다.
그리고, 하부 전극의 외면에 연결되어 있는 HGS-Si도 이후 세정 공정이나 고온 공정을 거치면서 이탈되거나 늘어지면서 인접 노드 간에 브릿지를 유발하게 되었다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 실린더형 하부 전극의 첨점부 및 외벽에서는 HSG-Si가 형성되지 않거나, 외벽에서는 내벽에 형성되는 HSG-Si보다 상대적으로 크기가 작은 HSG-Si가 형성되도록 하므로써 HSG-Si의 이탈에 의해 노드 간에 브릿지가 형성됨을 방지할 수 있는 커패시터의 구조 및 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래의 커패시터 하부 전극의 공정 단면도
도 2a 내지 2f는 본 발명 제 1 실시예의 커패시터 하부 전극의 공정 단면도
도 3a 내지 3f는 본 발명 제 2 실시예의 커패시터 하부 전극의 공정 단면도
도 4a 내지 4d는 본 발명 제 3 실시예의 커패시터 하부 전극의 공정 단면도
도 5는 본 발명 제 1 실시예의 커패시터 하부 전극의 구조 단면도
도 6은 본 발명 제 2 실시예의 커패시터 하부 전극의 구조 단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 불순물 영역
13, 15 : 층간 절연막 14 : 플러그
16 : 비정질 실리콘층 17 : 평탄화용 절연막
18 : HSG-Si 19 : 질화막
20 : 폴리 실리콘층 21 : 고농도 도핑 비정질 실리콘층
22 : 저농도 도핑 비정질 실리콘층 24 : 폴리 실리콘 또는 금속
25 : 절연막 26 : 비정질 실리콘 측벽
27 : 폴리 실리콘 측벽
이와 같은 목적을 달성하기 위한 본 발명의 커패시터의 구조는 제 1 하부 전극; 상기 제 1 하부 전극의 양측에 제 1 하부 전극에 전기적으로 연결되고 상기 제 1 하부 전극보다 더 높게 형성되며, 내벽과 외벽을 갖는 제 2 하부 전극들; 상기 제 1 하부 전극의 상부 표면 및 제 2 하부 전극들의 내벽에만 형성되는 제 1 HSG-Si와; 상기 제 1 HSG-Si보다 작은 실리콘 그레인을 갖고 상기 제 2 하부 전극의 외벽에 형성된 제 2 HSG-Si와; 상기 제 1 하부 전극과 제 2 하부 전극들과 상기 제1, 제2 HSG-Si의 표면을 따라 형성된 커패시터 유전체막과; 상기 커패시터 유전체막상에 형성된 커패시터 상부 전극을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 커패시터 제조 방법은 반도체 기판상에 층간 절연막을 형성하고 커패시터 형성 영역의 층간 절연막을 제거하는 단계와, 전면에 제 1 반도체층과 제 2 반도체층을 얇게 증착하고, 상기 제 2 반도체층위에 평탄화용 절연막을 증착하여 상기 층간 절연막의 표면이 노출될때까지 상기 평탄화용 절연막 및 제 1, 제 2 반도체층을 에치백하는 단계와, 상기 평탄화용 절연막 및 층간 절연막을 모두 제거하여 하부 전극을 형성하는 단계와, 상기 제 2 반도체층 내벽에 HSG-Si을 형성하는 단계와, 상기 HSG-Si를 포함한 하부 전극위에 커패시터 유전체막과 상부 전극을 차례로 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 커패시터 구조 및 제조 방법을 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명 제 1 실시예의 커패시터 하부 전극 공정 단면도이다.
도 2a와 같이, 불순물 영역(12)이 형성된 반도체 기판(11)상에 산화막과 같은 제 1 층간 절연막(13)을 증착하고 상기 불순물 영역(12) 상측의 상기 제 1 층간 절연막(13)을 선택적으로 제거하여 커패시터 저장 전극의 콘택 홀을 형성한다.
그리고 전면에 폴리 실리콘 또는 금속을 증착하고 상기 제 1 층간 절연막(13)의 표면이 노출되도록 에치 백(etch back)하여 상기 콘택 홀내에 플러그(14)를 형성한다.
도 2b와 같이, 전면에 질화막(19)과 제 2 층간 절연막(산화막)(15)을 형성하고 커패시터 형성 영역을 정의하여 상기 커패시터 형성 영역의 질화막(19) 및 제 2 층간 절연막(15)을 선택적으로 제거한다.
여기서, 상기 질화막(19) 및 제 2 층간 절연막(15)의 두께는 커패시터의 용량에 관계되기 때문에 충분한 두께로 형성한다.
도 2c와 같이, 전면에 560℃ 이상의 온도에서 폴리 실리콘층(20)을 얇게 증착한 후, 연속적으로 530℃ 이하의 온도에서 비정질 실리콘층(16)을 얇게 증착한다.
그리고, 상기 비정질 실리콘층(16)위에 SOG(Silicon on Glass) 등의 평탄화용 절연막(17)을 증착한다.
이 때 상기 비정질 실리콘층(16)은 인(Phosporus)이 약 2.0E20 atoms/cm2이하로 도핑된 비정질 실리콘을 증착한다.
도 2d와 같이, 상기 제 2 층간 절연막(15)의 표면이 노출될때까지 상기 평탄화용 절연막(17) 및 비정질 실리콘층(16), 폴리 실리콘층(20)을 에치백(Etch back) 한다.
도 2e와 같이, 상기 평탄화용 절연막(17) 및 제 2 층간 절연막(15)을 습식 식각(Wet etch) 방법을 이용하여 모두 제거하여 커패시터의 하부 전극을 형성한다.
도 2f와 같이, HSG-Si 형성 장비에서 약 570∼620℃에서 시딩 가스(Seeding Gas)(Si2H6또는 SiH4)를 사용하여 하부 전극 중 비정질 실리콘층(16)의 표면에 실리콘 시드(Silicon Seed)를 형성한 후 열처리(Annealing) 과정을 거쳐 울퉁불퉁한 표면 구조를 갖는 HSG-Si(18)을 형성한다.
이 때, 하부 전극의 외면인 폴리 실리콘층(20)에는 HSG-Si(18)가 형성되지 않고, 이외의 부분에서만 형성된다.
그리고, 도면에는 도시되지 않았지만, 상기 하부 전극상에 유전체막과 상부 전극을 차례로 형성하여 커패시터를 완성한다.
한편, 본 발명 제 2 실시예의 커패시터의 제조 방법은 다음과 같다.
도 3a 내지 3f는 본 발명 제 2 실시예의 커패시터 하부 전극 공정 단면도이다.
도 3a와 같이, 불순물 영역(12)이 형성된 반도체 기판(11)상에 제 1 층간 절연막(13)을 증착하고 상기 불순물 영역(12) 상측의 상기 제 1 층간 절연막(13)을 선택적으로 제거하여 커패시터 저장 전극의 콘택 홀을 형성한다.
그리고 전면에 폴리 실리콘 또는 금속을 증착하고 상기 제 1 층간 절연막(13)의 표면이 노출되도록 에치 백(etch back)하여 상기 콘택 홀내에 플러그(14)를 형성한다.
도 3b와 같이, 전면에 질화막(19)과 제 2 층간 절연막(산화막)(15)을 형성하고 커패시터 형성 영역을 정의하여 상기 커패시터 형성 영역의 질화막(19) 및 제 2 층간 절연막(15)을 선택적으로 제거한다.
여기서, 상기 질화막(19) 및 제 2 층간 절연막(15)의 두께는 커패시터의 용량에 관계되기 때문에 충분한 두께로 형성한다.
도 3c와 같이, 전면에 인(Phosporus) 농도가 2.0E20 atoms/cm3이상인 고농도 도핑 비정질 실리콘층(21)을 얇게 증착한 후, 연속적으로 인(P) 농도가 2.0E20 atoms/cm3이하인 저농도 도핑 비정질 실리콘층(22)을 얇게 증착한다.
그리고, 상기 저농도 도핑 비정질 실리콘층(22)위에 SOG(Silicon on Glass) 등의 평탄화용 절연막(17)을 증착한다.
도 3d와 같이, 상기 제 2 층간 절연막(15)의 표면이 노출될때까지 상기 평탄화용 절연막(17) 및 저농도 도핑 비정질 실리콘층(22), 고농도 도핑 비정질 실리콘층(21)을 에치백(Etch back) 한다.
도 3e와 같이, 상기 평탄화용 절연막(17) 및 제 2 층간 절연막(15)을 습식 식각(Wet etch) 방법을 이용하여 모두 제거하여 커패시터의 하부 전극을 형성한다.
도 3f와 같이, HSG-Si 형성 장비에서 약 570∼620℃에서 시딩 가스(Seeding Gas)(Si2H6또는 SiH4)를 사용하여 하부 전극의 표면에 실리콘 시드(Silicon Seed)를 형성한 후 열처리(Annealing) 과정을 거쳐 울퉁불퉁한 표면 구조를 갖는 HSG-Si(18)을 형성한다.
이 때, 하부 전극의 내벽인 저농도 도핑 비정질 실리콘층(22)에는 HSG-Si(18)가 잘 형성되고, 하부 전극의 외벽인 고농도 도핑 비정질 실리콘층(21)에는 상대적으로 내벽에 비해 HSG-Si(18)가 잘 형성되지 않는다. 따라서, 하부 전극의 내벽인 저농도 도핑 비정질 실리콘층(22)의 표면에서는 HSG-Si(18)가 크게 형성되고, 하부 전극의 외벽인 고농도 도핑 비정질 실리콘층(21)의 표면에는 HSG-Si(18)가 내벽에 비해 상대적으로 HSG-Si(18)가 작게 형성되며, 외벽에 작게 형성된 HSG-Si(18)은 상대적으로 잘 이탈되지 않게되어 브릿지 현상을 방지할 수 있다.
그리고, 도면에는 도시되지 않았지만, 상기 하부 전극상에 유전체막과 상부 전극을 차례로 형성하여 커패시터를 완성한다.
또한, 본 발명 제 3 실시예의 커패시터 하부 전극의 제조 방법은 다음과 같다.
도 4a 내지 4d는 본 발명 제 3 실시예의 커패시터 하부 전극 공정 단면도이다.
도 4a와 같이, 불순물 영역(12)이 형성된 반도체 기판(11)상에 제 1 층간 절연막(13)을 증착하고 상기 불순물 영역(12) 상측의 상기 제 1 층간 절연막(13)을 선택적으로 제거하여 커패시터 저장 전극의 콘택 홀을 형성한다.
그리고 전면에 폴리 실리콘 또는 금속(24)을 증착하고, 그 위에 PSG 등의 캡층(25)을 증착한다음, 사진석판술로 커패시터 형성 영역을 정의하여 커패시터 형성 영역에만 남도록 상기 캡층(25) 및 폴리 실리콘 또는 금속(24)층을 선택적으로 제거한다.
도 4b와 같이, 제 1 층간 절연막(13) 및 캡층(25)을 포함한 기판 전면에 비정질 실리콘을 증착하고 이방성 식각하여 상기 캡층(24) 측면에 비정질 실리콘 측벽(26)을 형성한다.
이 때, 비정질 실리콘은 인(P) 농도가 2.0E20 atoms/cm3이하인 저농도 도핑비정질 실리콘층(22)을 이용한다.
도 4c와 같이, 전면에 폴리 실리콘층을 증착하고 이방성 식각하여 상기 비정질 실리콘 측벽(26)의 측면에 폴리 실리콘 측벽(27)을 형성하여 24, 26, 27로 구성되는 커패시터의 하부 전극을 형성한다.
여기서, 폴리 실리콘 대신에 인(P)이 2.0E20atoms/cm3 이상으로 도핑된 고농도 비정질 실리콘층을 이용하여도 무방하다.
도 4d와 같이, 상기 캡층(25)를 모두 제거하고, HSG-Si 형성 장비에서 약 570∼620℃에서 시딩 가스(Seeding Gas)(Si2H6또는 SiH4)를 사용하여 하부 전극의 표면에 실리콘 시드(Silicon Seed)를 형성한 후 열처리(Annealing) 과정을 거쳐 울퉁불퉁한 표면 구조를 갖는 HSG-Si(18)을 형성한다.
이 때, 하부 전극의 내벽인 저농도 도핑 비정질 실리콘 측벽(26)에는 HSG-Si(18)가 잘 형성되고, 하부 전극의 외벽인 폴리 실리콘(27)에는 HSG-Si(18)가 형성되지 않는다.
그리고, 도면에는 도시되지 않았지만, 상기 하부 전극상에 유전체막과 상부 전극을 차례로 형성하여 커패시터를 완성한다.
이와 같이, 제조되는 본 발명의 커패시터 구조는 다음과 같다.
도 5는 본 발명 제 1 실시예의 커패시터 하부 전극의 구조 단면도이고, 도 6는 본 발명 제 2 실시예의 커패시터 하부 전극의 구조 단면도이다.
본 발명 제 1 실시예의 커패시터 하부 전극의 구조는, 도 5와 같이, 불순물영역(12)이 형성된 반도체 기판(11)위에 상기 불순물 영역(12)에 콘택 홀을 갖는 층간 절연막(13)이 형성되고, 상기 콘택 홀내에는 플러그(14)가 형성된다.
상기 플러그(14)에 전기적으로 연결되어 상기 층간 절연막(13)위의 플러그(14)에 인접한 부분에 제 1 하부 전극(23a)이 형성되며, 상기 제 1 하부 전극(23a)의 양측에 제 1 하부 전극(23a)에 전기적으로 연결되며 상기 제 1 하부 전극(23a)보다 더 높게 제 2 하부 전극(23b, 23c)들이 형성된다.
그리고, 제 1 하부 전극(23a)의 상부면과 제 2 하부 전극(23b, 23c)의 내벽에 HSG-Si(18)가 형성된다.
또한, 본 발명 제 2 실시예의 커패시터 제조 방법에 의한 커패시터의 하부 전극 구조는, 도 6과 같이, 불순물 영역(12)이 형성된 반도체 기판(11)위에 상기 불순물 영역(12)에 콘택 홀을 갖는 층간 절연막(13)이 형성되고, 상기 콘택 홀내에는 플러그(14)가 형성된다.
상기 플러그(14)에 전기적으로 연결되어 상기 층간 절연막(13)위의 플러그(14)에 인접한 부분에 제 1 하부 전극(23a)이 형성되며, 상기 제 1 하부 전극(23a)의 양측에 제 1 하부 전극(23a)에 전기적으로 연결되며 상기 제 1 하부 전극(23a)보다 더 높게 제 2 하부 전극(23b, 23c)들이 형성된다.
그리고, 제 1 하부 전극(23a)의 상부면과 제 2 하부 전극(23b, 23c)의 내벽에 제 1 HSG-Si(18a)가 형성되며, 상기 제 2 하부 전극(23b, 23c)의 외벽에는 상기 제 1 HSG-Si(18a) 보다 작은 제 2 HSG-Si(18b)가 형성된다.
본 발명 제 3 실시예에 의해 형성되는 커패시터의 하부 전극의 구조는 본 발명 제 1 실시예에 의해 형성되는 커패시터의 하부 전극 구조와 비슷하다.
여기서, 도 4와 도 5에는 도시되지 않았지만, 도 2f 및 도 3f에서와 같이 제 1 하부 전극(23a)은 폴리 실리콘층/비정질 실리콘층이 적층된 구조이거나 고농도 도핑 비정질 실리콘층/저농도 도핑 비정질 실리콘층이 적층된 구조이다. 그리고 제 2 하부 전극(23b, 23c)는 내벽이 비정질 실리콘층이고 외벽이 폴리 실리콘층이거나, 내벽이 저농도 도핑 비정질 실리콘층이고 외벽이 고농도 도핑 비정질 실리콘층이다.
이상에서 설명한 바와 같은 본 발명의 커패시터 제조 방법 및 구조에 있어서는 다음과 같은 효과가 있다.
실린더 구조의 하부 전극에서 외벽에서는 HSG-Si가 형성되지 않도록 하거나 외벽에서는 내벽에 형성되는 HSG-Si보다 상대적으로 크기가 작은 HSG-Si가 형성되므로 HSG-Si의 이탈에 의해 노드 간에 브릿지가 형성됨을 방지할 수 있으므로 디램셀의 수율을 향상시킬 수 있다.
Claims (8)
- 제 1 하부 전극;상기 제 1 하부 전극의 양측에 제 1 하부 전극에 전기적으로 연결되고 상기 제 1 하부 전극보다 더 높게 형성되며, 내벽과 외벽을 갖는 제 2 하부 전극들;상기 제 1 하부 전극의 상부 표면 및 제 2 하부 전극들의 내벽에만 형성되는 제 1 HSG-Si와;상기 제 1 HSG-Si보다 작은 실리콘 그레인을 갖고 상기 제 2 하부 전극의 외벽에 형성된 제 2 HSG-Si와;상기 제 1 하부 전극과 제 2 하부 전극들과 상기 제1, 제2 HSG-Si의 표면을 따라 형성된 커패시터 유전체막과;상기 커패시터 유전체막상에 형성된 커패시터 상부 전극을 포함하여 구성됨을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서,상기 제 1 하부 전극은 폴리 실리콘층과 비정질 실리콘층이 적층되고, 상기 제 2 하부 전극의 외벽은 폴리 실리콘층이고 내벽은 비정질 실리콘층임을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서,상기 제 1 하부 전극은 고농도 도핑 비정질 실리콘층과 저농도 도핑 비정질 실리콘층이 적층되고, 상기 제 2 하부 전극의 외벽은 고농도 도핑 비정질 실리콘층이고 내벽은 저농도 도핑 비정질 실리콘층임을 특징으로 하는 커패시터의 구조.
- 반도체 기판상에 층간 절연막을 형성하고 커패시터 형성 영역의 층간 절연막을 제거하는 단계와,전면에 제 1 반도체층과 제 2 반도체층을 얇게 증착하고, 상기 제 2 반도체층위에 평탄화용 절연막을 증착하여 상기 층간 절연막의 표면이 노출될때까지 상기 평탄화용 절연막 및 제 1, 제 2 반도체층을 에치백하는 단계와,상기 평탄화용 절연막 및 층간 절연막을 모두 제거하여 하부 전극을 형성하는 단계와,상기 제 2 반도체층 내벽에 HSG-Si을 형성하는 단계와,상기 HSG-Si를 포함한 하부 전극위에 커패시터 유전체막과 상부 전극을 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 커패시터의 제조 방법.
- 제 4 항에 있어서,상기 제 1 반도체층은 폴리 실리콘으로 형성하고, 상기 제 2 반도체층은 비정질 실리콘으로 형성함을 특징으로 하는 커패시터의 제조 방법.
- 제 4 항에 있어서,상기 제 1 반도체층은 고농도 도핑 비정질 실리콘으로 형성하고, 상기 제 2 반도체층은 저농도 도핑 비정질 실리콘으로 형성함을 특징으로 하는 커패시터의 제조 방법.
- 제 6 항에 있어서,상기 제 1 반도체층은 인(Phosporus)이 2.0E20 atoms/cm3이상으로 도핑된 비정질 실리콘으로 형성하고, 상기 제 2 반도체층은 인(Phosporus)이 2.0E20 atoms/cm3이하로 도핑된 비정질 실리콘으로 형성함을 특징으로 하는 커패시터의 제조 방법.
- 반도체 기판상에 커패시터 콘택 홀을 갖는 층간 절연막을 형성하는 단계와,상기 콘택홀을 포함한 상기 층간 절연막위에 도전층과 평탄화용 절연막을 증착하고 커패시터 형성 영역에만 남도록 상기 도전층과 평탄화용 절연막을 선택적으로 제거하는 단계와,상기 평탄화용 절연막 측면에 상기 도전층과 연결되도록 비정질 실리콘층 측벽을 형성하는 단계와,상기 비정질 실리콘 측벽의 측면에 폴리 실리콘 측벽을 형성하는 단계와,상기 평탄화용 절연막을 제거하는 단계와,상기 비정질 실리콘 내측벽 표면에만 HSG-Si을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 커패시터의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0057883A KR100357176B1 (ko) | 1998-12-23 | 1998-12-23 | 커패시터의구조및제조방법 |
| US09/435,366 US6291850B1 (en) | 1998-12-23 | 1999-11-08 | Structure of cylindrical capacitor electrode with layer of hemispherical grain silicon |
| JP35726599A JP3640581B2 (ja) | 1998-12-23 | 1999-12-16 | キャパシタの製造方法 |
| US09/905,881 US20010039090A1 (en) | 1998-12-23 | 2001-07-17 | Structure of capacitor and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0057883A KR100357176B1 (ko) | 1998-12-23 | 1998-12-23 | 커패시터의구조및제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000041870A KR20000041870A (ko) | 2000-07-15 |
| KR100357176B1 true KR100357176B1 (ko) | 2003-02-19 |
Family
ID=19565112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0057883A KR100357176B1 (ko) | 1998-12-23 | 1998-12-23 | 커패시터의구조및제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6291850B1 (ko) |
| JP (1) | JP3640581B2 (ko) |
| KR (1) | KR100357176B1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937314A (en) * | 1997-02-28 | 1999-08-10 | Micron Technology, Inc. | Diffusion-enhanced crystallization of amorphous materials to improve surface roughness |
| KR100277909B1 (ko) * | 1998-12-23 | 2001-02-01 | 김영환 | 커패시터의 구조 및 제조 방법 |
| KR100363083B1 (ko) * | 1999-01-20 | 2002-11-30 | 삼성전자 주식회사 | 반구형 그레인 커패시터 및 그 형성방법 |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| US7112503B1 (en) * | 2000-08-31 | 2006-09-26 | Micron Technology, Inc. | Enhanced surface area capacitor fabrication methods |
| JP2002134717A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100384841B1 (ko) * | 2000-12-28 | 2003-05-22 | 주식회사 하이닉스반도체 | 반구형실리콘그레인을 이용한 반도체 소자의 캐패시터형성방법 |
| KR100510742B1 (ko) * | 2000-12-30 | 2005-08-30 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 및 그 제조방법 |
| KR20020082544A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 하부 전극 형성방법 |
| JP4579453B2 (ja) * | 2001-06-04 | 2010-11-10 | Ｏｋｉセミコンダクタ株式会社 | シリンダ型キャパシタの製造方法 |
| KR100431739B1 (ko) * | 2001-09-28 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| US7105065B2 (en) * | 2002-04-25 | 2006-09-12 | Micron Technology, Inc. | Metal layer forming methods and capacitor electrode forming methods |
| KR100477807B1 (ko) * | 2002-09-17 | 2005-03-22 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| KR100620659B1 (ko) * | 2002-12-30 | 2006-09-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| US7440255B2 (en) * | 2003-07-21 | 2008-10-21 | Micron Technology, Inc. | Capacitor constructions and methods of forming |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5827766A (en) * | 1997-12-11 | 1998-10-27 | Industrial Technology Research Institute | Method for fabricating cylindrical capacitor for a memory cell |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0126799B1 (ko) * | 1993-12-31 | 1997-12-29 | 김광호 | 반도체장치의 커패시터 제조방법 |
| US5665625A (en) * | 1995-05-19 | 1997-09-09 | Micron Technology, Inc. | Method of forming capacitors having an amorphous electrically conductive layer |
| US5831282A (en) * | 1995-10-31 | 1998-11-03 | Micron Technology, Inc. | Method of producing an HSG structure using an amorphous silicon disorder layer as a substrate |
| JP2790110B2 (ja) * | 1996-02-28 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6093617A (en) * | 1997-05-19 | 2000-07-25 | Taiwan Semiconductor Manufacturing Company | Process to fabricate hemispherical grain polysilicon |
| JPH10326874A (ja) * | 1997-05-23 | 1998-12-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5736450A (en) * | 1997-06-18 | 1998-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a cylindrical capacitor |
| US5759895A (en) * | 1997-10-14 | 1998-06-02 | Vanguard International Semiconductor Company | Method of fabricating a capacitor storage node having a rugged-fin surface |
| US5923973A (en) * | 1997-10-24 | 1999-07-13 | Vanguard International Semiconductor Corporation | Method of making greek letter psi shaped capacitor for DRAM circuits |
| US6143605A (en) * | 1998-03-12 | 2000-11-07 | Worldwide Semiconductor Manufacturing Corporation | Method for making a DRAM capacitor using a double layer of insitu doped polysilicon and undoped amorphous polysilicon with HSG polysilicon |
-
1998
- 1998-12-23 KR KR10-1998-0057883A patent/KR100357176B1/ko not_active IP Right Cessation
-
1999
- 1999-11-08 US US09/435,366 patent/US6291850B1/en not_active Expired - Lifetime
- 1999-12-16 JP JP35726599A patent/JP3640581B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-17 US US09/905,881 patent/US20010039090A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5827766A (en) * | 1997-12-11 | 1998-10-27 | Industrial Technology Research Institute | Method for fabricating cylindrical capacitor for a memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196041A (ja) | 2000-07-14 |
| US6291850B1 (en) | 2001-09-18 |
| KR20000041870A (ko) | 2000-07-15 |
| JP3640581B2 (ja) | 2005-04-20 |
| US20010039090A1 (en) | 2001-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7439152B2 (en) | Methods of forming a plurality of capacitors | |
| US6214727B1 (en) | Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry | |
| KR100357176B1 (ko) | 커패시터의구조및제조방법 | |
| KR0126799B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| US20060049526A1 (en) | Processing methods of forming an electrically conductive plug to a node location | |
| KR100277909B1 (ko) | 커패시터의 구조 및 제조 방법 | |
| US6291293B1 (en) | Method for fabricating an open can-type stacked capacitor on an uneven surface | |
| KR100338959B1 (ko) | 반도체 소자의 커패시터 하부전극 제조방법 | |
| KR100811250B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100376865B1 (ko) | 반도체장치의 캐패시터 및 그 제조방법 | |
| KR100745059B1 (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| KR100445063B1 (ko) | 반도체 소자의 커패시터 형성 방법 | |
| KR100367732B1 (ko) | 커패시터 제조방법 | |
| KR100265848B1 (ko) | 반도체장치의전하저장전극형성방법 | |
| KR100400247B1 (ko) | 반도체 메모리장치의 커패시터 하부전극 제조방법 | |
| KR960002099B1 (ko) | 표면적이 증대된 전하저장전극 형성방법 | |
| KR100272535B1 (ko) | 디램(dram) 셀의 커패시터 제조 방법 | |
| KR20000007542A (ko) | 커패시터 및 그 제조 방법 | |
| KR20030042676A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR20050002487A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20020044893A (ko) | 캐패시터의 제조 방법 | |
| KR20020050425A (ko) | 커패시터 및 그의 제조방법 | |
| KR20020037527A (ko) | 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터 | |
| KR20020051291A (ko) | 캐패시터의 제조 방법 | |
| KR20040059831A (ko) | 반도체 장치의 캐패시터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20130925 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140923 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150921 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160923 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |