KR20050002487A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 플러그를 구비한 층간절연막에 형성된 실리콘 기판을 제공하는 단계와, 상기 플러그를 포함한 층간절연막 상에 질화막 및 희생산화막을 차례로 증착하는 단계와, 상기 희생산화막을 식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 단계와, 상기 희생산화막 및 트렌치 표면 상에 도핑폴리막과 언도핑폴리막을 차례로 증착하는 단계와, 상기 언도핑폴리막 상에 유기 BARC막을 증착하는 단계와, 상기 희생산화막이 노출되도록 상기 희생산화막 상의 유기 BARC막, 언도핑폴리막 및 도핑폴리막을 플라즈마 식각하는 단계와 상기 노출된 희생산화막을 제거하는 단계와, 상기 언도핑폴리막 표면에 반구형 실리콘 그레인을 성장시켜 스토리지 전극을 형성하는 단계 및 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함한다. 본 발명은 플라즈마 식각시 언도핑폴리막의 로스(Loss)를 방지할 수 있어, MPS를 안정적으로 성장 시킬수 있고, 또한, MPS(Meta-stable Poly Silicon) 공정을 수행하는 것에 의해 이웃하는 스토리지 전극들간의 브릿지(bridge) 현상이 발생되는 것을 방지할 수 있다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 최소비용으로 고용량 캐패시터를 구현할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는, 소위, 스토리지 전극과 플레이트 전극으로 불리우는 캐패시터 전극들 사이에 유전체막이 개재된 구조로서, 그 용량은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다. 따라서, 고용량의 캐패시터를 얻기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 필수적이다.

그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있기 때문에, 고용량의 캐패시터를 제조하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식으로 진행되어 왔다. 예를들어, 유전체막의 재질로 탄탈륨산화막(Ta₂O₅)를 이용하는 것은 유전율을 증가시키는 것에 의해 캐패시터 용량을 증가시킨 하나의 방법이며, 핀(Fin) 구조, 스택(Stack) 구조 및 원통(Cylinder) 구조 등으로 캐패시터 전극을 형성하는 것은 전극의 표면적을 넓혀 캐패시터 용량을 증가시킨 하나의 형태이다. 특히, 상기한 구조들 중에서 실린더 구조는 비교적 간단한 공정으로 넓은 전극 면적으로 확보할 수 있다는 잇점이 있기 때문에, 현재 대부분의 캐패시터는 이러한 실린더 구조로 제작되고 있다.

또한, 전극의 표면적을 넓히기 위한 기술로서, 최근에는 MPS(Meta-stable Poly Silicon) 공정이 수행되고 있다. 상기 MPS 공정은 전극의 재질로 사용되는 폴리실리콘막을 열처리하여 결정 성장이 이루어지도록 함으로써, 전극의 표면적이 증가되도록 하는 공정이다.

이하에서는 종래의 MPS 공정을 간략하게 설명하도록 한다.

공지의 반도체 제조 공정을 통해 소정의 하지층이 형성된 반도체 기판 상에 하부전극 물질로서 실리콘층을 증착하고, 이를 패터닝하여 실리콘 재질의 하부전극을 형성한다. 여기서, 상기 하부전극 이외의 기판 부분은 산화막 또는 질화막과 같은 절연막으로 덮혀진 것으로 이해될 수 있다.

이어서, 상기 하부전극이 형성된 기판을 공정 챔버 내에서 소망하는 공정 진행 온도까지 기판 온도를 끌어올린 후, 하부전극 표면에만 선택적으로 미세 크기의 실리콘 그레인을 뿌려준다.

그런다음, 상기 기판 결과물을 어닐링하여 실리콘 그레인을 중심으로 실리콘 분자의 이동이 일어나도록 하고, 이를 통해, 하부전극 표면에 반구형 실리콘 그레인을 형성해준다.

다음으로, 상기 반구형 실리콘 그레인의 표면에 PH3의 이온주입을 통해 적절한 양으로 인(Phosphorus)을 도핑해준다. 이후, 인이 도핑된 반구형 실리콘 그레인이 표면에 형성된 하부전극 상에 유전체막과 상부전극을 차례로 형성하여 캐패시터를 완성한다.

근래에는 3차원구조에 대해 원하는 크기로 균일하게 HSG를 형성할 수 있게 하기 위하여 상기 희생산화막 상에 도핑폴리막 및 언도핑폴리를 차례로 증착하고, 감광막을 상기 트렌치을 매립하도록 증착한 다음, 그런다음, 에치백 또는 CMP 공정을 통해 상기 감광막을 제거한 후 상기 언도핑 폴리막 상에 MPS를 성장시켜 스토리지 전극을 형성시킴으로 해서 캐패시터 용량을 증가시킬 수 있다.

그러나, 기존의 로우 코스트 장비를 이용하여 상기 에치백 공정을 수행하면, 플라즈마에 의해 언도핑폴리막이 손상을 받아 MPS공정을 수행할 수 없다.

또한, 상기 CMP 공정은 플라즈마에 의한 언도핑폴리막 손상을 방지할 수 있어 MPS Loss 현상은 없으나, MPS 브로큰(Broken)에 의한 브릿지(bridge) 발생문제와 하이 코스트 장비 구입에 의한 생상 단가 증가로 인한 비용 손실이 발생하는 문제가 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 캐패시더의 스토리지 전극 형성시 폴리막의 로스를 방지하여, MPS를 안정적으로 성장시키고, 또한, MPS(Meta-stable Poly Silicon) 공정을 수행하는 것에 의해 이웃하는 스토리지 전극들간의 브릿지(bridge) 현상이 발생되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

도 1a 내지 도 1c는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명*

21: 기판 22: 비트라인

23: 스페이서 24: 층간절연막

25: 플러그 26: 질화막

27: 희생산화막 28: 트렌치

29: 도핑폴리막 30: 언도핑폴리막

31: 유기BARC막

상기와 같은 목적을 달성하기 위하여, 본 발명은 플러그를 구비한 층간절연막에 형성된 실리콘 기판을 제공하는 단계; 상기 플러그를 포함한 층간절연막 상에 질화막 및 희생산화막을 차례로 증착하는 단계; 상기 희생산화막을 식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 단계; 상기 희생산화막 및 트렌치 표면 상에 도핑폴리막과 언도핑폴리막을 차례로 증착하는 단계; 상기 언도핑폴리막 상에 유기 BARC막을 증착하는 단계; 상기 희생산화막이 노출되도록 상기 희생산화막 상의 유기 BARC막, 언도핑폴리막 및 도핑폴리막을 플라즈마 식각하는 단계; 상기 노출된 희생산화막을 제거하는 단계; 상기 언도핑폴리막 표면에 반구형 실리콘 그레인을 성장시켜 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

여기서, 상기 오르가닉 BARC막은 300~1,000Å의 두께로 증착한다. 또, 상기 플라즈마 식각은 상기 플라즈마 식각은 CxFy와 O2 가스를 사용하여 수행한다.

본 발명은 플라즈마 식각시 언도핑폴리막의 로스(Loss)를 방지할 수 있어, MPS를 안정적으로 성장 시킬수 있고, 또한, MPS(Meta-stable Poly Silicon) 공정을 수행하는 것에 의해 이웃하는 스토리지 전극들간의 브릿지(bridge) 현상이 발생되는 것을 방지할 수 있다.

(실시예)

도 2a 내지 도 2c는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 공지된 제조 공정을 통해 비트라인들(22)을 형성하고, 상기 비트라인(22)의 측벽에 질화막 재질의 스페이서(23)를 형성한다.

계속해서, 비트라인들(22)이 형성된 실리콘 기판(21) 상에 층간절연막(24)을 형성하고, 상기 층간절연막(24)의 소정 부분, 예컨데, 비트라인들(22) 사이 부분을 식각하여 캐패시터용 플러그가 형성될 영역을 한정하는 콘택홀을 형성한 후, 상기콘택홀 내에 캐패시터용 플러그(25)를 형성시킨다. 그런다음, 캐패시터용 플러그(25)를 포함한 층간절연막(24) 상에 식각방지막 물질로서 질화막(26)을 형성한다. 그 다음, 상기 질화막(26) 상에 희생산화막(27)을 형성한다.

도 2b를 참조하면, 상기 희생산화막(27) 및 질화막(26)의 일부분을 플라즈마 식각하여, 상기 캐패시터용 플러그(25)를 노출시키는 트렌치(28)을 형성한다.

그런다음, 희생산화막(27) 상부 및 트렌치(28)의 내벽에 스토리지 전극용 도핑폴리막(29) 및 언도핑폴리막(30)을 차례로 증착한다.

다음으로, 상기 언도핑폴리막(30) 상에 식각방지막으로 점도(Cp)가 낮은 유기BARC막(31)을 증착한다. 여기서, 상기 유기BARC막(31)은 트렌치의 디멘젼(Hole Dimesion)에 따라 300~1,000Å의 두께로 바람직하게 증착한다.

여기서, 본 발명은 식각시 CMP공정을 이용하지 않아, 트렌치트렌치 매립시킬 필요가 없으며, 기존의 점도가 높은 감광막(PR)을 사용할 경우 얇은 두께의 증착이 불가능하지만, 상기 유기BARC막(31)은 점도(Cp)가 낮으므로 1,000Å이하의 두께로 증착이 가능하다.

도 2c를 참조하면, 상기 희생산화막(27)이 노출되도록 상기 희생산화막(27) 상의 유기 BARC막, 언도핑폴리막 및 도핑폴리막을 플라즈마 식각한다.

여기서, 상기 플라즈마 식각은 CxFy와 O2 가스를 사용하여 수행하며, 상기 플라즈마 소스로서는 RIE Type, MERIE Type, TCP Type, 또는, ICP Type 등을 이용할 수 있다.

여기서, 상기 플라즈마 챔버의 RF 파워에 의한 플라즈마의 방향성으로 인해비트라인 상부 및 플러그(25) 상부의 유기BARC막(31)을 동시에 식각할 수 있으며, 이에따라, 식각방지막인 유기BARC막(31), 상부의 언도핑폴리막(30) 및 상부의 도핑폴리막(29)이 식각되는 동안 측벽의 언도핑폴리막(30)은 식각되지 않으며, 또한 언도핑폴리막(30)의 측벽을 따라 흐르는 플라즈마 어택도 방지할 수 있다.

이어서, 도시하지는 않았지만, 상기 희생산화막을 제거하고, MPS공정을 수행하여 반구형 실리콘 그레인을 성장시켜, 스토리지 전극을 형성한다. 그리고, 상기 스토리지 전극 상에 유전체막 및 플레이트 전극을 차례로 형성하여 본발명에 따른 캐패시터를 형성한다.

이상에서와 같이, 본 발명은 전극의 표면적을 넓히기 위해 도핑폴리막과 언도핑폴리막을 차례로 증착한뒤, 상기 결과물에 식각방지막으로 Cp(점도)가 낮은 오르가닉 BARC막을 사용한다.

그러므로, 플라즈마 식각시 언도핑폴리막의 로스(Loss)를 방지할 수 있어, MPS를 안정적으로 성장 시킬수 있고, 또한, MPS(Meta-stable Poly Silicon) 공정을 수행하는 것에 의해 이웃하는 스토리지 전극들간의 브릿지(bridge) 현상이 발생되는 것을 방지할 수 있다.

따라서, 미세패턴 공정에서의 캐패시터 용량을 확보할 수 있으므로 제조수율 및 집적도를 향상시키고, 식각 공정시 기존의 로우코스트 장비를 사용할 수 있어, 비용절감에 따른 생산단가 감소로 제조비용을 줄일 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

1. 플러그를 구비한 층간절연막이 형성된 실리콘 기판을 제공하는 단계;

   상기 플러그를 포함한 층간절연막 상에 질화막 및 희생산화막을 차례로 증착하는 단계;

   상기 희생산화막을 식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 단계;

   상기 희생산화막 및 트렌치 표면 상에 도핑폴리막과 언도핑폴리막을 차례로 증착하는 단계;

   상기 언도핑폴리막 상에 유기 BARC막을 증착하는 단계;

   상기 희생산화막이 노출되도록 상기 희생산화막 상의 유기 BARC막, 언도핑폴리막 및 도핑폴리막을 플라즈마 식각하는 단계;

   상기 노출된 희생산화막을 제거하는 단계;

   상기 언도핑폴리막 표면에 반구형 실리콘 그레인을 성장시켜 스토리지 전극을 형성하는 단계; 및

   상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형셩방법.
2. 제 1 항에 있어서, 상기 유기 BARC막은 300~1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 플라즈마 식각은 CxFy와 O2 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.