KR20030018743A - 커패시터를 포함하는 반도체 소자의 제조 방법 - Google Patents

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Abstract

커패시터를 포함하는 반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는, 반도체 기판 상에 홀을 한정하는 절연막 패턴을 형성한다. 다음에, 홀을 완전히 매립하지 않는 정도 두께로 도전층을 형성하고, 홀을 완전히 매립하는 캡핑막을 형성한다. 절연막 패턴의 상면에 형성된 도전층의 상부가 노출되도록 캡핑막이 형성된 결과물의 상면을 화학기계적 연마한다. 이어서, 도전층의 상부를 화학적으로 식각하여 각각 분리된 실린더형 커패시터 하부전극을 형성한다. 하부전극이 형성된 결과물에서 상기 절연막 패턴 및 홀 내에 잔류하는 캡핑막을 제거하고, 하부전극 상에 유전막 및 상부전극을 순차적으로 형성한다.

Description

커패시터를 포함하는 반도체 소자의 제조 방법{Method for fabricating semiconductor device having capacitor}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실린더형 커패시터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적화가 높아짐에 따라, 특히 DRAM과 같은 반도체 소자의 경우 제한된 면적에서 충분한 셀 커패시턴스를 확보하기 많은 노력이 요구된다. 일반적으로 제한된 면적 내에서 충분한 셀 커패시턴스를 확보하기 위한 방법은, 유전막으로서 고유전 물질을 사용하는 방법, 유전막의 두께를 감소시키는 방법 및 하부전극의 유효면적을 증가시키는 방법 등이 있다. 이중에서 하부전극의 유효면적을 증가시키는 방법이 비교적 공정을 구현하기가 쉽기 때문에, 실공정에 적용하기가 가장 유망하다. 하부전극의 유효면적을 증가시키는 방법으로는, 하부전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부전극의 높이를 증가시키는 방법 등이 있다.
도 1 내지 도 3을 참조하여, 종래의 실린더형 커패시터를 포함하는 반도체 소자의 제조 방법을 설명하면 다음과 같다.
먼저 도 1을 참조하면, 트랜지스터 등의 하부구조(미도시)가 형성된 반도체 기판 상에 제1 절연막(10)을 형성한 다음, 상기 제1 절연막(10)을 관통하여 상기 반도체 기판의 불순물 영역과 접하는 콘택 플러그(20)를 형성한다. 상기 콘택 플러그(20) 및 제1 절연막(10) 상에 제2 절연막(25)을 형성한 다음, 이를 식각하여 상기 컨택 플러그(20) 및 그 주변의 제1 절연막(10)의 상면을 노출시키는 스토리지 노드홀(H)을 형성한다. 상기 제2 절연막(25)을 식각하는 동안, 에지 효과(edge effect)에 의해 상기 스토리지 노드홀(H)의 상부 모서리(E)가 둥글게 형성된다. 상기 스토리지 노드홀(H)이 형성된 결과물 전면에 상기 스토리지 노드홀(H)을 완전히 매립하지 않는 정도 두께로 도전층(30)을 형성한다. 상기 도전층(30)이 형성된 결과물 전면에 상기 스토리지 노드 홀(H)을 완전히 매립하는 캡핑막(35)을 형성한다.
도 2를 참조하면, 상기 캡핑막(35)이 형성된 결과물의 상면을 에치 백(etch-back) 또는 화학기계적 연마(Chemical Mechanical Polishing : 이하 "CMP")에 의하여 평탄화한다. 상기 평탄화 공정은 상기 제2 절연막(25)의 상면이 노출될 때까지 수행한다. 상기 도전층(30)의 상부가 완전히 제거되어 노드 분리됨으로써, 각각 분리된 실린더형 하부전극(30a)이 형성된다. 이 때, 둥글게 형성된 상기 스토리지 노드홀(H)의 상부 모서리(E)에 형성된 도전층(30) 부분까지 완전히 제거한다.
도 3을 참조하면, 상기 스토리지 노드홀(H) 내에 잔류하는 캡핑막(35)과 제2 절연막(25)을 제거한 다음, 상기 하부전극(30a)상에 유전막(40)과 상부전극(45)을 순차적으로 형성하여 커패시터(50)를 완성한다. 상기 커패시터(50)는 상기 콘택 플러그(20)에 의하여 상기 반도체 기판의 불순물 영역과 전기적으로 접한다.
그런데, 상술한 종래 방법에 의하면, 도 2를 참조하여 설명한 단계에서 상기 도전층(30)의 상부로부터 통상 1500Å 이상의 도전층 부분이 평탄화 공정으로 소모되는 것이 필수적이다. 왜냐하면, 곧은 모양의 실린더형 하부전극을 형성하기 위해서는 둥글게 형성된 상기 스토리지 노드홀(H)의 상부 모서리(E)에 형성된 도전층(30) 부분을 완전히 제거해야하기 때문이다. 이로 인해, 하부전극의 높이가 낮아져 하부전극의 유효 면적이 작아진다. 따라서, 높은 커패시턴스를 확보하는데 어려움이 발생한다.
그리고, 상기 평탄화 공정에서 유발되는 불균일성의 영향으로 반도체 기판간 또는 하나의 반도체 기판 내부에서 각 칩 별로 커패시터의 높이가 달라질 수 있다. 따라서, 반도체 기판간 또는 하나의 반도체 기판 내부에서 커패시터의 커패시턴스가 불균일하게 되는 문제가 있다. 이것은 제품의 안정성 및 신뢰성에 영향을 줄 수있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 노드 분리 단계에서의 하부전극의 소모를 최소화하여 커패시턴스가 향상된 커패시터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는, 반도체 기판간 또는 하나의 반도체 기판 내부에서 각 칩 별로 균일한 높이로 형성된 커패시터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 실린더형 커패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 10은 본 발명의 실시예에 따른 실린더형 커패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
125a : 제2 절연막 패턴,127a : 하드 마스크 패턴,
130a: 하부전극,140 : 유전막,
145 : 상부전극
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법에서는, 반도체 기판 상에 홀을 한정하는 절연막 패턴을 형성한다. 상기 절연막 패턴이 형성된 결과물 전면에 상기 홀을 완전히 매립하지 않는 정도 두께로 도전층을 형성한다. 상기 도전층이 형성된 결과물 전면에 상기 홀을 완전히 매립하는 캡핑막을 형성한다. 상기 절연막 패턴의 상면에 형성된 도전층의 상부가 노출되도록 상기 캡핑막이 형성된 결과물의 상면을 CMP한다. 상기 도전층의 상부를 화학적으로 식각하여 각각 분리된 실린더형 커패시터 하부전극을 형성한다. 상기 하부전극이 형성된 결과물에서 상기 절연막 패턴 및 상기 홀 내에 잔류하는 캡핑막을 제거한다. 상기 하부전극 상에 유전막 및 상부전극을 순차적으로 형성한다.
본 발명에 있어서, 상기 절연막 패턴을 형성하기 위하여, 상기 반도체 기판 상에 절연막 및 하드 마스크막을 순차적으로 형성하는 단계, 상기 하드 마스크막상에 홀을 한정하기 위한 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 하드 마스크막 및 절연막을 식각함으로써 홀을 형성하는 단계, 및 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다. 이 때, 상기 하드 마스크막은 상기 하부전극을 형성하는 단계에서 제거된다. 상기 하드 마스크막은 500 내지 5000Å 정도 두께로 형성할 수 있다. 상기 하드 마스크막으로서 도핑된 폴리실리콘막, 티타늄 질화막, 루테늄막, 코발트막 및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 형성할 수 있다. 여기서, 상기 도전층은 상기 하드 마스크막과 동일한 막으로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 캡핑막으로서 SOG(Spin On Glass)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate)막, FOX(Flowable OXide)막, 또는 포토레지스트막을 형성할 수 있다.
본 발명에 있어서, 상기 CMP하는 단계는 상기 도전층에 대한 상기 캡핑막의 식각선택비가 있는 슬러리를 이용하는 것이 바람직한데, 그 식각선택비는 5 이상 50 이하인 것이 바람직하다. 상기 슬러리는 연마제로서 CeO2, SiO2, Mn2O3및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 포함할 수 있으며, 상기 도전층을 보호하기 위한 첨가물로서 PVME(Poly Vinyl Methyl Ether), PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PEGBE(Poly Ether Glycol Bis Ether), PAA(Poly Acrylic Acid) 및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 포함할 수 있다.
본 발명에 있어서, 상기 하부전극을 형성하는 단계는 상기 절연막 패턴에 대한 상기 도전층의 식각선택비가 있는 식각액 또는 식각가스를 이용하는 것이 바람직한데, 그 식각선택비는 5 이상 50 이하인 것이 바람직하다.
본 발명에 의하면, 노드 분리 단계에서의 하부전극의 소모를 최소화할 수 있다. 따라서, 하부전극의 높이가 감소되지 않으므로 종래에 비하여 높은 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조할 수 있다. 그리고, 반도체 기판간 또는 하나의 반도체 기판 내부에서 각 칩 별로 균일한 높이의 커패시터를 포함하는 반도체 소자를 제조할 수 있다. 따라서, 반도체 기판간 또는 하나의 반도체 기판 내부에서 각 칩 별로 커패시턴스의 균일도를 개선시킬 수 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 4 내지 도 10은 본 발명의 실시예에 따른 실린더형 커패시터를 포함하는반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 트랜지스터 등의 하부구조(미도시)가 형성된 반도체 기판 상에 제1 절연막(100)과 식각정지막(105)을 순차적으로 형성한 다음, 상기 식각정지막(105) 및 제1 절연막(100)을 관통하여 상기 반도체 기판의 불순물 영역과 접하는 콘택 플러그(120)를 형성한다. 상기 식각정지막(105)은 100 내지 2000Å 정도 두께를 갖도록 형성하며, 후속 공정에서 형성하는 제2 절연막을 식각할 때 식각종료점으로 작용할 수 있는 막으로 형성한다. 예를 들어, 상기 제2 절연막으로서 산화막을 형성할 경우, 상기 식각정지막(105)은 실리콘 질화막으로 형성한다.
상기 콘택 플러그(120) 및 식각정지막(105) 상에 PE-TEOS막, BPSG막, PSG막, HDP(High Density Plasma)막 또는 USG막과 같은 산화막을 적층하여 제2 절연막(125)을 형성한 다음, 상기 제2 절연막(125) 상에 하드 마스크막(127)을 형성한다. 상기 하드 마스크막(127)은 500 내지 5000Å 정도 두께로 형성할 수 있다. 상기 하드 마스크막(127)으로서 도핑된 폴리실리콘막, 티타늄 질화막, 루테늄막, 코발트막 및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 형성할 수 있다. 상기 하드 마스크막(127)으로서 도핑된 폴리실리콘막을 형성하는 경우에 도핑되는 불순물로는 인(P) 또는 비소(As) 이온을 사용할 수 있고, 실리콘의 증착과 불순물의 도핑을 동시에 할 수 있다. 이때 불순물의 도핑 농도는 실리콘 소스가스 대비 불순물 소스가스의 유량을 조절함으로써 조절할 수 있다. 실리콘 소스가스로는 모노실란(monosilane), 디실란(disilane), 트리실란(trisilane), 디클로로실란(dichlorosilane) 등 실란계 가스를 사용하고, 불순물 소스가스는 PH3또는 AsH3가스를 사용할 수 있다. 상기 하드 마스크막(127) 상에 상기 콘택 플러그(120) 및 그 주변의 식각정지막(105)의 상면에 대응하는 영역에 개구부(A)를 갖는 포토레지스트 패턴(129)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(129)을 식각 마스크로 하여 상기 하드 마스크막(127) 및 제2 절연막(125)을 식각함으로써 하드 마스크 패턴(127a) 및 제2 절연막 패턴(125a)을 형성한다. 상기 하드 마스크 패턴(127a) 및 제2 절연막 패턴(125a)은 상기 콘택 플러그(120) 및 그 주변의 식각정지막(105)의 상면을 노출시키는 스토리지 노드홀(H)을 한정한다. 상기 하드 마스크막(127)을 형성한 다음에 상기 스토리지 노드홀(H)을 형성하므로, 종래기술에서와는 달리 상기 스토리지 노드홀(H)의 상부 모서리가 둥글게 형성되지 않는다.
상기 식각정지막(105)의 적층순서는 바꿀 수도 있다. 즉, 도 6에 도시된 바와 같이, 제1 절연막(100)을 관통하여 반도체 기판의 불순물 영역과 접하는 콘택 플러그(120)를 형성한 다음, 식각정지막(105')을 적층할 수도 있다. 이 때, 제2 절연막 패턴(125a)을 형성한 다음, 상기 식각정지막(105') 아래에 매몰되어 있는 콘택 플러그(120)를 노출시키기 위해 상기 제2 절연막 패턴(125a)을 식각 마스크로 하여 상기 식각정지막(105')을 식각한다. 이렇게 콘택 플러그(120) 위에 식각정지막(105')을 적층하는 경우, 상기 식각정지막(105')은 높이가 높은 커패시터 하부전극을 측면에서 지탱하는 역할을 하여 기계적인 강도 면에서 더욱 뛰어난 하부전극을 얻을 수 있다.
도 7을 참조하면, 상기 포토레지스트 패턴(129)을 애슁(ashing)으로 제거한다음, 그 결과물 전면에 상기 스토리지 노드홀(H)을 완전히 매립하지 않는 정도 두께로 도전층(130)을 형성한다. 상기 도전층(130)은 상기 하드 마스크막(127)과 동일한 막으로 형성한다. 예를 들어, 상기 하드 마스크막(127)으로서 도핑된 폴리실리콘막을 형성한 경우에는, 상기 도전층(130)도 도핑된 폴리실리콘막으로 형성한다.
이어서, 상기 도전층(130)이 형성된 결과물 전면에 상기 스토리지 노드홀(H)을 완전히 매립하는 캡핑막(135)을 형성한다. 상기 캡핑막(135)은 후속 공정에서 상기 스토리지 노드홀(H) 내에 이물질이 채워지는 것을 방지하기 위하여 형성한다. 따라서, 상기 캡핑막(135)은 상기 스토리지 노드홀(H)을 완전히 매립할 수 있도록 단차도포성이 좋은 막으로 형성하는 것이 바람직하다. 예를 들어, 상기 캡핑막(135)으로서 SOG막, BPSG막, PSG막, USG막, PE-TEOS막, FOX막, 또는 포토레지스트막을 형성한다. 상기 제2 절연막(125)과 캡핑막(135)을 동일한 막으로서 형성하는 경우에 상기 제2 절연막 패턴(125a) 및 상기 캡핑막(135)을 제거하는 후속 공정이 수월해진다.
도 8을 참조하면, 상기 제2 절연막 패턴(125a)들의 상면에 형성된 도전층(130)의 상부가 노출되도록 상기 캡핑막(135)이 형성된 결과물의 상면을 CMP한다. 이 때, 상기 도전층(130)은 거의 제거되지 않으면서 상기 캡핑막(135)은 잘 제거되는 즉, 상기 도전층(130)에 대한 상기 캡핑막(135)의 식각선택비가 있는 슬러리를 이용하는 것이 바람직하다. 상기 도전층(130)에 대한 상기 캡핑막(135)의 식각선택비는 5 이상 50 이하인 것이 바람직하다. 상기 도전층(130)에 대한 상기캡핑막(135)의 식각선택비가 있는 CMP에 의하여 상기 캡핑막(135)이 형성된 결과물의 상면을 평탄화하므로 상기 제2 절연막 패턴(125a)들의 상면에 형성된 도전층(130)의 상부가 평탄화 종료점이 되고, 그 상부의 캡핑막(135)은 모두 제거된다.
상기 슬러리는 연마제로서 CeO2, SiO2, Mn2O3및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 포함할 수 있으며, 상기 도전층을 보호하기 위한 첨가물로서 PVME, PEG, POLE, PPA, PEGBE, PAA 및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 포함할 수 있다.
도 9를 참조하면, 상기 도전층(130)의 상부를 화학적으로 식각하여 각각 분리된 실린더형 커패시터 하부전극(130a)을 형성한다. 이 때, 상기 도전층(130)과 동일한 막으로 형성된 상기 하드 마스크 패턴(127a)도 제거된다. 여기서, 상기 도전층(130)의 상부는, 상기 제2 절연막 패턴(125a)은 거의 제거되지 않으면서 상기 도전층(130)은 잘 제거되는 즉, 상기 제2 절연막 패턴(125a)에 대한 상기 도전층(130)의 식각선택비가 있는 식각액 또는 식각가스를 이용하는 것이 바람직하다. 이는 상기 제2 절연막 패턴(125a)의 상부가 제거되는 것을 방지하여 각각 분리된 하부전극(130a)의 높이가 낮아지는 것을 억제하기 위함이다. 상기 제2 절연막 패턴(125a)에 대한 상기 도전층(130)의 식각선택비는 5 이상 50 이하인 것이 바람직하다. 예를 들어, 상기 도전층(130)으로서 도핑된 폴리실리콘막을 형성한 경우에는 초산, 질산 및 불산의 희석액을 포함하는 식각액을 이용하여 상기 도전층(130)의 상부를 화학적으로 식각한다.
상기 하드 마스크막(127)을 형성한 다음에 상기 스토리지 노드홀(H)을 형성하므로, 상기 스토리지 노드홀(H)의 상부 모서리가 둥글게 형성되지 않는다. 따라서, 종래기술에서와 같이 둥글게 형성된 스토리지 노드홀의 상부 모서리에 형성된 도전층 부분이 완전히 제거되도록 할 필요가 없다. 그러므로, 하부전극의 소모를 줄일 수 있어 하부전극의 높이가 감소되지 않는다.
도 10을 참조하면, 상기 하부전극(130a)이 형성된 결과물에서 상기 제2 절연막 패턴(125a) 및 상기 스토리지 노드홀(H) 내에 잔류하는 캡핑막(135)을 제거한다. 상기 제2 절연막 패턴(125a) 및 캡핑막(135)을 동일한 산화막 계열로 형성한 경우에는 습식 식각법으로 용이하게 제거할 수 있다. 상기 캡핑막(135)으로서 포토레지스트막을 형성한 경우에는 애슁하여 제거한다. 상기 하부전극(130a) 상에 유전막(140) 및 상부전극(145)을 순차적으로 형성하여 실린더형 커패시터(150)를 완성한다. 상기 커패시터(150)는 상기 콘택 플러그(120)에 의하여 상기 반도체 기판의 불순물 영역과 전기적으로 접한다.
이처럼 본 발명에서는 도 8 및 도 9를 참조하여 설명한 바와 같이, 노드 분리가 두 단계로 진행된다. 즉, 제2 절연막 패턴(125a)들의 상면에 형성된 도전층(130)의 상부가 노출되도록 캡핑막(135)이 형성된 결과물의 상면을 CMP하는 제1 단계와, 상기 도전층(130)의 상부를 화학적으로 식각하여 각각 분리된 하부전극을 형성하는 제2 단계를 수행하여 노드 분리한다.
상기 제1 단계는 상기 도전층(130)에 대한 상기 캡핑막(135)의 식각선택비가 있는 슬러리를 이용하므로, 상기 제2 절연막 패턴(125a)들의 상면에 형성된도전층(130)의 상부가 평탄화 종료점이 된다. 따라서, 반도체 기판간 또는 하나의 반도체 기판 내부에서 각 칩 별 하부전극 높이의 균일성을 확보할 수 있다. 따라서, 커패시턴스의 균일도가 향상된다.
상기 제2 단계는 상기 제2 절연막 패턴(125a)에 대한 상기 도전층(130)의 식각선택비가 있는 식각액 또는 식각가스를 이용하므로, 상기 제2 절연막 패턴(125a)의 상부가 식각됨이 없이 상기 도전층(130)의 상부만 제거하는 것이 가능하여 하부전극의 소모를 최소화할 수 있다.
따라서, 종래에 비하여 균일도가 개선되고 향상된 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조할 수 있다. 제품의 안정성 및 신뢰성이 향상된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 노드 분리 단계에서의 하부전극의 소모를 최소화할 수 있다. 따라서, 하부전극의 높이가 감소되지 않으므로 종래에 비하여 높은 커패시턴스를 갖는 커패시터를 제조할 수 있다. 그리고, 반도체 기판간 또는 하나의 반도체 기판 내부에서 각 칩 별로 균일한 높이의 커패시터를 포함하는 반도체 소자를 제조할 수 있다. 반도체 기판간 또는 하나의 반도체 기판 내부에서 각 칩 별로 커패시턴스의 균일도를 개선시킬 수 있다. 그러므로, 제품의 안정성 및 신뢰성이향상된다.

Claims (12)

  1. 반도체 기판 상에 홀을 한정하는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴이 형성된 결과물 전면에 상기 홀을 완전히 매립하지 않는 정도 두께로 도전층을 형성하는 단계;
    상기 도전층이 형성된 결과물 전면에 상기 홀을 완전히 매립하는 캡핑막을 형성하는 단계;
    상기 절연막 패턴의 상면에 형성된 도전층의 상부가 노출되도록 상기 캡핑막이 형성된 결과물의 상면을 화학기계적 연마하는 단계;
    상기 도전층의 상부를 화학적으로 식각하여 각각 분리된 실린더형 커패시터 하부전극을 형성하는 단계;
    상기 하부전극이 형성된 결과물에서 상기 절연막 패턴 및 상기 홀 내에 잔류하는 캡핑막을 제거하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 절연막 패턴을 형성하는 단계는
    상기 반도체 기판 상에 절연막 및 하드 마스크막을 순차적으로 형성하는 단계;
    상기 하드 마스크막 상에 홀을 한정하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 하드 마스크막 및 절연막을 식각함으로써 홀을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하고, 상기 하드 마스크막은 상기 하부전극을 형성하는 단계에서 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 하드 마스크막은 500 내지 5000Å 정도 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 도전층은 상기 하드 마스크막과 동일한 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서, 상기 하드 마스크막으로서 도핑된 폴리실리콘막, 티타늄 질화막, 루테늄막, 코발트막 및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 캡핑막으로서 SOG(Spin On Glass)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, USG(UndopedSilicate Glass)막, PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate)막, FOX(Flowable OXide)막, 또는 포토레지스트막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 화학기계적 연마하는 단계는 상기 도전층에 대한 상기 캡핑막의 식각선택비가 있는 슬러리를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 도전층에 대한 상기 캡핑막의 식각선택비는 5 이상 50 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 슬러리는 연마제로서 CeO2, SiO2, Mn2O3및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 슬러리는 상기 도전층을 보호하기 위한 첨가물로서 PVME(Poly Vinyl Methyl Ether), PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PEGBE(Poly Ether Glycol Bis Ether), PAA(Poly Acrylic Acid) 및 이들의 조합으로 이루어지는 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 하부전극을 형성하는 단계는 상기 절연막 패턴에 대한 상기 도전층의 식각선택비가 있는 식각액 또는 식각가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 절연막 패턴에 대한 상기 도전층의 식각선택비는 5 이상 50 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
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