KR101128976B1 - 커패시터의 제조방법 - Google Patents

Abstract

본 발명은 스토리지노드간 분리막패턴을 제거하기 위한 습식식각 과정에 따른 화학 물질에 의해 워드라인 및 콘택이 제거되는 현상을 방지할 수 있는 커패시터의 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명으로 기판 상부에 하부전극이 형성될 홈을 갖는 스토리지노드간 분리막패턴을 형성하는 단계; 상기 홈의 내부에 실린더 구조를 갖는 하부전극과, 상기 실린더 내부의 입구를 막는 침투배리어막을 형성하는 단계; 상기 스토리지노드간 분리막 패턴을 제거하는 단계; 및 상기 침투 배리어막을 제거하는 단계를 포함하는 커패시터의 제조방법을 제공한다.

습식식각, 제거, 워드라인, 에치비율, 침투 배리어막

Description

커패시터의 제조방법{MANUFACTURING METHOD OF CAPACITOR}

도 1a 내지 도 1e는 종래기술에 따른 실린더 구조의 커패시터 제조방법을 도시한 공정의 단면도.

도 2는 종래기술의 문제점을 도시한 도면.

도 3은 전술한 문제점이 발생한 셀의 단면사진 및 평면사진.

도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 실린더 구조의 커패시터 제조방법을 도시한 공정의 단면도.

* 도면의 주요 부분에 대한 부호의 설명

57 : 절연막

57a : 침투 배리어막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 실린더 구조의 커패시터 제조방법에 관한 것이다.

반도체소자의 최소 선폭이 감소하고 집적도가 증가하면서 커패시터의 면적 감소 및 높이 증가의 어려움으로 인해 커패시턴스의 확보에 큰 제약이 되고 있다. 이를 해결하기 위해 높은 유전율을 갖는 새로운 메탈을 도입하고 있으나, 이 또한도 누설전류 증가의 문제가 있어 워크 펑션(Work Function)이 큰 메탈 전극으로 변경하고 있다. 그리고, 구조 형성을 위한 스토리지노드 홀의 사이즈가 작아 커패시터의 높이 증가에 한계가 있어 콘케이브(concave)구조에서 실린더 구조로 변경 중에 있다.

다음에서는 메탈 전극을 이용한 MIM 실린더 제조방법에 관하여 살펴보도록 한다.

도 1a 내지 도 1e는 종래기술에 따른 실린더 구조의 커패시터 제조방법을 도시한 공정의 단면도이다.

도 1a에 도시된 바와 같이, 반도체소자 동작에 필요한 트랜지스터 등의 하부구조 및 접합영역이 형성된 기판(10) 상부에 층간절역막(11)을 형성하고, 기판(10)의 접합영역과 스토리지노드를 전기적으로 연결하기 위한 콘택홀을 형성한 후, 여기에 도전성 물질을 적층하고 화학적기계적연마나 에치백으로 평탄화하여 콘택플러그(12)를 형성한다.

이어서, 전면에 식각배리어막(13)을 증착하고, 식각배리어막(13) 상에 스토리지노드산화막(14)을 증착한다.

도 1b에 도시된 바와같이, 스토리지노드산화막(14)과 식각배리어막(13)을 순 차적으로 식각하여 스토리지노드를 형성할 영역의 콘택플러그(12)를 노출시키므로서, 스토리지노드가 형성될 홈을 갖는 스토리지노드간 분리막패턴(14a)을 형성한다.

도 1c에 도시된 바와 같이, 스토리지노드간 분리막패턴(14a)을 포함한 전면에 하부전극 물질로 금속막(15)을 증착한다.

도 1d에 도시된 바와 같이, 금속막(15)을 화학적기계적 연마나 에치백 등의 방법으로 스토리지노드간 분리막패턴(14a)이 드러날 때 까지 제거한다.

도 1e에 도시된 바와 같이, BOE(Buffered Oxide Etchant)를 이용한 습식 식각을 통해 스토리지노드간 분리막패턴(14a)을 제거하여, 실린더 형태의 하부전극(15a)을 완성한다.

참고적으로, 식각 배리어막(13a)은 실린더 형태의 커패시터를 형성하기 위해 스토리지노드간 분리막패턴(14a)을 식각할 때, 식각을 정지시키는 막으로서, 스토리지노드간 분리막패턴(14a)과 식각선택비가 좋은, 예컨대 실리콘 질화막(SiN₃)으로 형성한다. 이와같이 식각배리어막(13a)은 NH₄F:HF 혼합물을 이용한 BOE 습식식각 동안 하부에 형성된 워드라인 및 콘택들을 보호하는 역할을 한다.

한편, 도 2는 종래기술의 문제점을 도시한 도면으로 이를 참조하여 살펴보도록 한다.

전술한 바와같이 하부전극(15a)은 스토리지 산화막(14) 및 식각 배리어막(13)을 순차적으로 식각하여 형성되므로, BOE 습식식각 동안 하부전극(15a)의 내벽 이 식각에 대한 배리어 없이 지속적으로 화학물질에 노출된다. 더욱이, 하부전극(15a)은 금속막이기 때문에, 결정화된 금속박막을 통해 BOE 습식식각의 화학물질이 침투하여 하부의 워드라인 및 콘택이 제거되는 문제점이 발생한다.

도 3은 전술한 문제점이 발생한 셀의 단면사진 및 평면사진으로, 도면부호 'b'는 비트라인을 나타내며, 'c'는 워드라인을 나타낸다. 그리고 하얗게 나타난 부분이 화학물질의 공격으로 인해 워드라인 및 콘택이 제거된 것 이다.

그러므로, 전술한 바와 같이 종래기술에 따른 커패시터 제조방법을 사용하면, 습식 식각을 통해 스토리지노드간 분리막패턴을 제거하는 과정에서 워드라인 및 콘택이 제거되는 문제점이 발생한다.

이와같이 워드라인 및 콘택이 제거된 셀이 DRAM 다이(die) 당 단 1개라도 발생하면 복구가 불가능하여 칩이 페일되기 때문에, 칩의 수율에 치명적인 영향을 미친다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리지노드간 분리막패턴을 제거하기 위한 습식식각 과정에 따른 화학 물질에 의해 워드라인 및 콘택이 제거되는 현상을 방지할 수 있는 커패시터의 제조방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 커패시터의 제조방법은 기판 상부에 하부전극이 형성될 홈을 갖는 스토리지노드간 분리막패턴을 형성하는 단계; 상기 홈의 내부에 실린더 구조를 갖는 하부전극과, 상기 실린더 내부의 입구를 막는 침투배리어막을 형성하는 단계; 상기 스토리지노드간 분리막 패턴을 제거하는 단계; 및 상기 침투 배리어막을 제거하는 단계를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4a내지 도 4g는 본 발명의 일 실시예에 따른 커패시터의 제조방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와같이, 반도체소자 동작에 필요한 트랜지스터 등의 하부구조 및 접합영역이 형성된 기판(51) 상부에 층간절연막(52)을 형성하고, 기판의 접합영역과 스토리지노드를 전기적으로 연결하기 위한 콘택홀을 형성한 후, 여기에 도전성 물질을 적층하고 화학적기계적연마나 에치백으로 평탄화하여 콘택플러그(53)를 형성한다.

이어서, 전면에 식각배리어막(54)을 증착하고, 식각배리어막(54) 상에 스토리지노드산화막(55)을 증착한다. 예컨데, 스토리지노드 산화막(55)은 실리콘산화막(SiO₂) 계열의 HDP(High Density Plasma), USG(Undoped Silicate Glass), BPSG(Boron Phosphorous Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethly Ortho Silicate Glass) 중 어느 하나로 증착된다.

도 4b에 도시된 바와같이, 스토리지노드산화막(55)과 식각배리어막(54)을 순차적으로 식각하여 스토리지노드를 형성할 영역의 콘택플러그(53)를 노출시키므로서, 스토리지노드가 형성될 홈을 갖는 스토리지노드간 분리막패턴(55a)을 형성한다.

도 4c에 도시된 바와 같이, 스토리지노드간 분리막패턴(55a)을 포함한 전면에 하부전극 물질로 금속막(56)을 증착한다.

참고적으로, 하부전극인 금속막의 물질로는 티타늄산화막(TiO₂) 외에도 텅스텐막(W), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO₂), 루테늄막(Ru), 루테늄산화막(Ru0₂), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO₃), 하프늄질화막(HfN) 중 선택된 하나를 사용하거나, 이들의 조합을 사용할 수도 있다.

도 4d에 도시된 바와같이, 후속 공정인 스토리지노드간 분리막패턴(55a)을 제거하기 위한 BOE 습식식각에 대한 침투를 방지하기 위한 절연막(57)으로, Ta₂O₅박막을 금속막(56)의 상부에 증착한다.

바람직하게는, 절연막(57)의 증착 스텝-커버리지(step-coverage)를 감소시켜 금속막(56)에 있어서 실린더 내부의 바닥까지 매립되지 않도록 하는데, 이는 셀 내부에 잔존하는 침투 배리어막을 제거하기 위한 후속공정의 시간을 줄일 수 있기 때문이다. 예시적으로, Ta₂O₅ 박막을 10 Torr ～ 300 Torr의 고압에서 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 증착하면, 금속막(56)에 있어서 실린더 내부의 입구에만 두껍게 증착된다.

도 4e에 도시된 바와 같이, 화학적기계적 연마나 에치백 등의 방법으로 스토리지노드 분리막패턴(55a)이 드러날 때 까지 절연막(57)과 금속막(56)을 제거한다. 따라서, 실린더 구조를 갖는 하부전극(56a)과, 실린더 내부의 입구를 막는 침투 배리어막(57a)이 형성된다.

도 4f에 도시된 바와 같이, BOE 습식 식각을 통해 스토리지노드간 분리막패턴(55a)을 제거하여, 하부전극(56a)의 외벽을 드러낸다.

전술한 바와같이 BOE 습식식각의 공정 시, BOE에 사용되는 화학물질이 하부전극(56a) 내부의 입구에 잔류하는 침투 배리어막(57a)으로 인해 하부전극(56a) 내부로 침투하지 못 한다. 따라서, 종래 하부전극의 내벽에서 금속박막 결정을 통해 하부로 침투하여 발생하는 워드라인 및 콘택 제거 현상이 방지된다.

구체적으로, NH₄F:HF 혼합물을 이용한 BOE 습식식각에 대한 스토리지노드간 분리막패턴(55a)의 에치비율은 138 Å/min인 반면, 침투배리어막(57a)인 Ta₂O₅ 박막의 에치비율은 0.0001 Å/min로 스토리지노드간 분리막패턴(55a)에 비해 에치비율이 매우 낮으므로, 침투 배리어막(57a)으로 인해 하부전극(56a)의 내부가 노출되지 않아 BOE 습식식각에 사용되는 화학물질이 침투하지 못한다.

도 4g에 도시된 바와같이, 하부전극(56a)의 내부에 잔류하는 침투 배리어막(57a)을 제거하기 위한 것으로, 전술한 바와같이 Ta₂O₅ 박막을 HF과 HNO₃과 H₂O를 1 ：1：8 비율로 혼합한 물질을 통해 하부전극(56a)의 내벽을 드러낸다.

참고적으로, HF：HNO₃：H₂O의 혼합물은 버블링시키지 않고 Ta₂O₅ 박막을 에치시키는 경우 43 Å/min의 에치비율을 가지며, 버블링하여 에치하는 경우 100 Å/min의 에치 비율을 갖는다.

또한, 침투 배리어막으로서 TaON 박막을 사용할 수 있으며, 이는 NH₄F:HF 혼합물을 이용한 BOE 습식식각 및 HF：HNO₃：H₂O의 혼합물에 대해 Ta₂O₅ 박막과 동일한 에치 비율을 가지므로, Ta₂O₅ 박막과 동일한 효과를 갖는다.

그러므로, 전술한 본 발명에 따른 커패시터 제조방법은 BOE 습식식각에 대해 스토리지노드간 분리막패턴에 비해 낮은 에치비율을 갖는 침투 배리어막을, BOE 습식식각 이전에 금속막의 실린더에 증착시켜 주므로서, BOE 습식식각 동안 하부전극이 노출되지 않도록 한다. 이와같이 침투 배리어막으로 인해, BOE 습식식각 동안 화학물질이 하부전극을 침투하지 못하므로, 화학물질의 침투로 인한 하부의 워드라인 및 콘택의 제거를 방지할 수 있다. 따라서, 셀 수율을 향상시킨다.

전술한 본 발명은 BOE 습식식각에 대한 스토리지노드간 분리막패턴의 에치비율에 대해 보다 낮은 에치비율을 갖는 물질을, BOE 습식식각 이전에 실린더 내부의 입구에 증착하여 주므로서, BOE 습식식각 시 화학물질이 하부전극을 통해 침투하는 것을 방지하는 것으로, 전술한 바와 같이 침투 배리어막으로 Ta₂O₅ 박막과 TaON 박막을 사용하는 것만으로 본 발명은 한정되지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 BOE 습식식각의 화학물질에 대해 에치비율이 낮은 Ta₂O₅ 박막 또는 TaON 박막을 금속막에 있어서 실린더에 증착시켜주므로서, 습식식각의 화학물질에 하부전극이 노출되어 하부 워드라인 및 콘택이 제거되는 현상을 방지하여 셀 수율을 향상시킨다.

Claims (12)

1. 기판 상부에 하부전극이 형성될 홈을 갖는 스토리지노드간 분리막패턴을 형성하는 단계;

   상기 홈의 내부에 실린더 구조를 갖는 하부전극과, 상기 실린더 내부의 입구를 막는 침투배리어막을 형성하는 단계;

   상기 침투배리어막이 형성된 상태에서 상기 스토리지노드간 분리막 패턴을 제거하는 단계; 및

   상기 침투 배리어막을 제거하는 단계

   를 포함하는 커패시터의 제조방법.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 하부전극과 상기 침투 배리어막 형성단계는,

   상기 홈을 갖는 스토리지노드간 분리막패턴을 포함한 전면에 하부전극용 금속막 및 침투 배리어막용 절연막을 증착하는 단계와,

   상기 스토리지노드간 분리막패턴이 드러나도록 상기 절연막 및 상기 금속막을 제거하는 단계

   를 포함하는 커패시터의 제조방법.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제1항 또는 제2항에 있어서,

   상기 침투 배리어막은 상기 스토리지노드간 분리막패턴에 비해 낮은 에치 비율을 갖는 것을 특징으로 하는 커패시터의 제조방법.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제2항에 있어서,

   상기 절연막의 증착단계에서,

   상기 절연막의 스텝-커버리지를 감소시켜 상기 실린더 내부의 입구에만 두껍게 증착되도록 하는 것을 특징으로 하는 커패시터의 제조방법.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제4항에 있어서,

   상기 침투 배리어막은,

   Ta₂O₅ 박막, 또는 TaON 박막 인 것을 특징으로 하는 커패시터의 제조방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제5항에 있어서,

   상기 스토리지노드 분리막패턴은,

   기판 상부에 실리콘산화막(SiO₂) 계열의 HDP(High Density Plasma), USG(Undoped Silicate Glass), BPSG(Boron Phosphorous Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass) 중 어느 하나를 증착하여 형성되는 것을 특징으로 하는 커패시터 제조방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제6항에 있어서,

   상기 스토리지노드간 분리막패턴을 제거하는 단계는,

   NH₄F:HF 혼합물을 이용한 BOE 습식식각인 것을 특징으로 하는 커패시터의 제조방법.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제7항에 있어서,

   상기 침투 배리어막의 형성단계는,

   10 Torr ～ 300 Torr의 고압에서 MOCVD(Metal Organic Chemical Vapor Deposition) 방법을 이용하는 것을 특징으로 하는 커패시터의 제조방법.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   제8항에 있어서,

   상기 침투 배리어막의 제거단계에서,

   HF：HNO₃：H₂O 혼합물을 사용하는 것을 특징으로 하는 커패시터의 제조방법.
10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,

    상기 HF：HNO₃：H₂O 혼합물은 1：1：8 비율을 갖는 것을 특징으로 하는 커패시터의 제조방법.
11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.

    제10항에 있어서,

    상기 HF：HNO₃：H₂O 혼합물을 버블링하여 사용하는 것을 특징으로 하는 커패시터의 제조방법.
12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.

    제11항에 있어서,

    상기 HF：HNO₃：H₂O 혼합물을 버블링시키지 않고 사용하는 것을 특징으로 하는 커패시터의 제조방법.

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