KR100460992B1 - 반도체 소자의 모니터링 패턴 제조 방법 - Google Patents

반도체 소자의 모니터링 패턴 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 모니터링 패턴 제조 방법에 관한 것으로서, 특히, 캐패시터 패턴에 형성되는 콘택홀과 동일한 디자인 룰로 모니터링 패턴의 반도체 기판 상부에 콘택홀이 형성된 후, 상기 콘택홀을 메우도록 콘택플러그가 형성됨과 아울러 상기 콘택플러그와 대응되는 부위에 하부전극이 형성됨으로써, 상기 하부전극이 콘택플러그에 직접 접속되어 그 부위의 계면특성이 개선되어 후속공정시 하부전극이 반도체 기판과 분리되는 것을 방지할 수 있는 반도체 소자의 모니터링 패턴 제조 방법을 제공함에 있다.

Description

반도체 소자의 모니터링 패턴 제조 방법{Method of manufacturing a monitoring pattern in semiconductor device}
본 발명은 반도체 소자의 모니터링 패턴 제조 방법에 관한 것으로서, 특히, 캐패시터 패턴에 형성되는 콘택홀과 동일한 디자인 룰로 모니터링 패턴의 반도체 기판 상부에 콘택홀이 형성된 후, 상기 콘택홀을 메우도록 콘택플러그가 형성됨과 아울러 상기 콘택플러그와 대응되는 부위에 하부전극이 형성됨으로써, 상기 하부전극이 콘택플러그에 직접 접속되어 그 부위의 계면특성이 개선되어 후속공정시 하부전극이 반도체 기판과 분리되는 것을 방지할 수 있는 반도체 소자의 모니터링 패턴 제조 방법에 관한 것이다.
현재까지 적용된 DRAM의 캐패시터 제조 공정에서는 마스크 공정의 요철이 식각공정을 마치면 그대로 캐패시터 패턴에 동일하게 구현될 수 있도록 설계되어 있다. 이에 따라, 모니터링시, 사용되는 모니터링 패턴도 캐패시터 패턴과 동일한 제조 방법으로 구현된다.
이를 도 1(a) 내지 도 1(e) 및 도 2(a) 내지 도 2(f)를 결부하여 상세히 설명하면 다음과 같다.
도 1(a) 내지 도 1(e)는 캐패시터 패턴 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이고, 도 2(a) 내지 도 2(f)는 모니터링 패턴 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.
도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 산화막(2)과 질화막(3)이 순차적으로 형성된다. 질화막(3)은 산화막(2)과의 식각 선택비가 우수한 물질로 형성된다. 이어서, 반도체 기판(1)의 소정 부분이 노출되도록 질화막(3)과 산화막(2)이 식각되어 다수의 제 1 콘택홀(100)이 형성된다.
이와 동시에, 도 2(a)와 같이 모니터링 패턴에서도 소정의 구조가 형성된 반도체 기판(1') 상부에 산화막(2'), 질화막(3')이 순차적으로 형성된 후, 소정의 식각공정에 의해 반도체 기판(1')의 소정 부위가 노출되도록 제 1 콘택홀(100)보다 폭이 넓은 제 1 트랜치홀(100')이 형성된다.
도 1(b)를 참조하면, 이후, 제 1 콘택홀(100)을 메우도록 도프트 다결정 실리콘(4), 오믹접촉층(5) 및 확산방지막(6)이 순차적으로 증착된 후, 순차적인 마스크공정과 식각공정에 의해 패터닝되어 콘택플러그(7)가 형성된다.
이와 동시에, 도 2(b)와 같이 모니터링 패턴에서도 제 1 트렌치(100')를 메우도록 도프트 다결정 실리콘(4'), 오믹접촉층(5') 및 확산방지막(6') 순차적으로 증착된 후, 순차적인 마스크공정과 식각공정에 의해 패터닝되어 실린더형의 콘택플러그(7')가 형성된다.
도 1(c)를 참조하면, 이후, 콘택플러그(7)를 포함한 전체 구조 상부에 시드역할을 하기 위한 시드층(8), 접합층(9) 및 더미패턴층(10)이 순차적으로 증착된 후, 접합층(9) 및 더미패턴층(10)은 순차적인 마스크 공정과 식각공정에 의해 제 1 콘택홀(100)과 대응되는 부위의 시드층(8)이 노출되도록 식각되어 제 2 콘택홀(101)이 형성된다.
이와 동시에, 도 2(c)와 같이 모닝터링 패턴에서도 콘택플러그(7')를 포함한 전체 구조 상부에 시드역할을 하기 위한 시드층(8'), 접합층(9') 및 더미패턴층(10')이 순차적으로 증착된 후, 접촉층(9') 및 더미패턴층(10')은 순차적인 마스크 공정과 식각공정에 의해 제 1 트랜치(100')와 대응되지 않는 부위에 제 2 트랜치(101')가 형성된다.
도 1(d)를 참조하면, 이후, 금속 이온이 함유된 전해질 수용액을 반도체 기판(1) 상부에 접속한 후, 시드층(8)에 부극성(-)의 전위차를 인가하는 전기화학법을 이용하여 제 2 콘택홀(101)내에 캐패시터의 하부전극(11)이 성장되어 형성된다.
이와 동시에, 도 2(d)와 같이 모닝터링 패턴에서도 금속 이온이 함유된 전해질 수용액을 반도체 기판(1') 상부에 접속한 후, 시드층(8')에 부극성(-)의 전위차를 인가하는 전기화학법을 이용하여 제 2 트랜치(101')내에 캐패시터의 하부전극(11')이 성장되어 형성된다.
도 1(e)를 참조하면, 이후, 소정의 스트립공정에 의해 더미패턴층(10) 및 접합층(9)이 식각되어 제거됨과 아울러 시드층(8)중 하부전극(11)과 접속되지 않는 소정 부위가 식각되어 제거된다. 이어서, 하부전극(11) 상부에 도시되지 않은 유전체막 및 상부전극이 형성된다.
이와 동시에, 도 2(e)와 같이 모니터닝 패턴에서도 소정의 스트립공정에 의해 더미패턴층(10') 및 접합층(9')이 식각되어 제거됨과 아울러 시드층(8')중 하부전극(11')과 접속되지 않는 소정 부위가 식각되어 제거된다. 이어서, 하부전극(11') 상부에 도시되지 않은 유전체막 및 상부전극이 형성된다.
여기서, 캐패시터 패턴의 하부전극(11)은 콘택플러그(7)와 대응되는 부위에 형성되는데 반해, 모니터링 패턴에서는 하부전극(11')이 콘택플러그(7')와 대응되는 부위에 형성되지 않고 절연막(3')과 대응되는 부위에 형성된다.
이로 인해, 도 2(f)에 도시된 바와 같이, 모니터링 패턴의 하부전극(11')이 절연막(3')에서 분리되어 뜯어져 나가는 문제가 발생된다.
이는, 하부전극(11')을 구성하고 있는 금속물질이 특성상 절연성 산화막이나 질화막과의 접합성이 떨어져 후속공정에서 이루어지는 식각공정, 세정공정 또는 열처리공정등에 의해 하부전극(11')과 절연막(3')의 계면특성이 감소하여 쉽게 들뜸현상이 발생하기 때문이다. 이로 인해, 하부전극(11')과 절연막(3')이 서로 분리되는 현상이 발생하게 된다.
즉, 캐패시터 패턴에 형성된 하부전극은 산화막과의 접합성을 좋게 하기 위해 자신의 소정 부위가 전도성 질화막인 확산방지막과 접속되게 형성된다. 그러나, 식각 모니터링 패턴에 형성된 하부전극은 접합성을 높여줄 이러한 전도성 질화막이 형성되지 않아 산화물 공정이후에도 반도체 기판에서 쉽게 뜯어져 나가게 된다. 이 뜯겨져 나간 금속은 후속 공정에 지속적으로 입자 결함을 유도하며 후속 장비의 오염을 심화시킨다.
따라서, 본 발명의 목적은 캐패시터 패턴을 모니터링하기 위해 형성되는 식각 모니터링 패턴에 형성되는 하부전극이 쉽게 분리되어 뜯어져 나가는 것을 방지하기 위한 반도체 소자의 모니터링 패턴 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 캐패시터 패턴에 형성되는 콘택홀과 동일한 디자인 룰로 모니터링 패턴의 반도체 기판 상부에 콘택홀이 형성된 후, 상기 콘택홀을 메우도록 콘택플러그가 형성됨과 아울러 상기 콘택플러그와 대응되는 부위에 하부전극이 형성됨으로써, 상기 하부전극이 콘택플러그에 직접 접속되어 그 부위의 계면특성이 개선되어 후속공정시 하부전극이 반도체 기판과 분리되는 것을 방지할 수 있는 반도체 소자의 모니터링 패턴 제조 방법을 제공함에 있다.
도 1(a) 내지 도 1(e)는 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
도 2(a) 내지 도 2(f)는 종래 기술에 따른 반도체 소자의 모니터링 패턴 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
도 3(a) 내지 3(e)는 본 발명의 일 실시예에 따른 반도체 소자의 모니터링 패턴 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,1',21' : 반도체 기판 2,2',22': 산화막
3,3',23' : 질화막 4,4',24' : 다결정 실리콘
5,5'25' : 오믹콘택층 6,6'26' : 확산방지막
7,7',27' : 콘택플러그 8,8',28, : 시드층
9,9'29' : 접합층 10,10',30' : 더미패턴층
11,11'31 : 하부전극
100,101,300',301' : 콘택홀
100',101',200',201' : 트렌치
본 발명은 반도체 소자의 캐패시터 패턴을 모니터링 하기 위한 반도체 소자의 모니터링 패턴 제조 방법에 있어서, 상기 모니터링 패턴은 소정의 구조가 형성된 반도체 기판 상부에 절연막이 증착된 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역이 노출되도록 상기 캐패시터 패턴에 형성되는 콘택홀과 동일한 디자인 룰로 제 1 콘택홀이 형성되는 동시에 상기 제 1 콘택홀보다 폭이 넓은 제 2 콘택홀이 형성되는 단계와; 상기 제 1 콘택홀이 소정의 깊이로 매립되도록 제 1 콘택플러그가 형성되는 동시에 제 2 콘택홀이 소정의 깊이로 매립되도록 제 2 콘택플러그가 형성되는 단계와; 상기 제 1 콘택플러그와 대응되는 부위에하부전극이 형성되는 단계와; 상기 하부전극 상부에 유전체막 및 상부전극이 형성되는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(e)는 본 발명의 일 실시예에 따른 반도체 소자의 모니터링 패턴 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.
도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 산화막(2)과 질화막(3)이 순차적으로 형성된다. 질화막(3)은 산화막(2)과의 식각 선택비가 우수한 물질로 형성된다. 이어서, 반도체 기판(1)의 소정 부분이 노출되도록 질화막(3)과 산화막(2)이 식각되어 다수의 제 1 콘택홀(100)이 형성된다.
이와 동시에, 도 3(a)와 같이 모니터링 패턴에서도 소정의 구조가 형성된 반도체 기판(21') 상부에 산화막(22'), 질화막(23')이 순차적으로 형성된 후, 소정의 식각공정에 의해 반도체 기판(21')의 소정 부위가 노출되도록 제 1 콘택홀(100)보다 폭이 넓은 제 1 트랜치홀(200')이 형성됨과 아울러 제 1 콘택홀(100)과 동일한 디자인 룰으로 다수의 콘택홀(300')이 형성된다.
도 1(b)를 참조하면, 이후, 제 1 콘택홀(100)을 메우도록 도프트 다결정 실리콘(4), 오믹접촉층(5) 및 확산방지막(6)이 순차적으로 증착된 후, 순차적인 마스크공정과 식각공정에 의해 패터닝되어 콘택플러그(7)가 형성된다.
이와 동시에, 도 3(b)와 같이 모니터링 패턴에서도 제 1 트렌치(200') 및 콘택홀(300')을 메우도록 도프트 다결정 실리콘(24'), 오믹접촉층(25') 및 확산방지막(26')이 순차적으로 증착된 후, 순차적인 마스크공정과 식각공정에 의해 패터닝되어 콘택플러그(27')가 형성된다. 여기서, 제 1 트렌치(200')내부에 형성되는 콘택플러그(27')는 실린더형의 구조로 형성되고, 콘택홀(300')내부에 형성되는 콘택플러그(27')는 캐패시터 패턴에서 형성된 콘택플러그(7)와 동일한 구조로 형성된다.
도 1(c)를 참조하면, 이후, 콘택플러그(7)를 포함한 전체 구조 상부에 시드역할을 하기 위한 시드층(8), 접합층(9) 및 더미패턴층(10)이 순차적으로 증착된 후, 접합층(9) 및 더미패턴층(10)은 순차적인 마스크 공정과 식각공정에 의해 제 1 콘택홀(100)과 대응되는 부위의 시드층(8)이 노출되도록 식각되어 제 2 콘택홀(101)이 형성된다.
이와 동시에, 도 3(c)와 같이 모닝터링 패턴에서도 콘택플러그(27')를 포함한 전체 구조 상부에 시드역할을 하기 위한 시드층(28'), 접합층(29') 및 더미패턴층(30')이 순차적으로 증착된 후, 접합층(29') 및 더미패턴층(30')은 순차적인 마스크 공정과 식각공정에 의해 콘택홀(300')과 대응되는 부위에 제 2 트랜치(201')가 형성된다.
여기서, 시드층(28')은 Pt, Ir, Ru, IrO2, RuO2, SrRuO3, (Ca,Sr)RuO3및 (Ba,Sr)RuO3중 어느 하나의 물질이 100 내지 1000Å의 두께로 형성된다.
접합층(29')은 TiN, TiAlN, TiSiN 및 TaN중 어느 하나의 전도성 질화물 또는 AlOx, Ta2O5, TaON 및 TiOx중 어느 하나의 산화물이 50 내지 500Å의 두께로 형성된다.
더미패턴층(30)은 PSG, USG, TEOS, PE-TEOS 및 BPSG중 어느 하나의 물질이 5000 내지 15000Å의 두께로 형성된다.
도 1(d)를 참조하면, 이후, 금속 이온이 함유된 전해질 수용액을 반도체 기판(1) 상부에 접속한 후, 시드층(8)에 부극성(-)의 전위차를 인가하는 전기화학법을 이용하여 제 2 콘택홀(101)내에 캐패시터의 하부전극(11)이 성장되어 형성된다.
이와 동시에, 도 3(d)와 같이 모닝터링 패턴에서도 금속 이온이 함유된 전해질 수용액을 반도체 기판(21') 상부에 접속한 후, 시드층(28')에 부극성(-)의 전위차를 인가하는 전기화학법을 이용하여 제 2 트랜치(201')내에 캐패시터의 하부전극(31')이 성장되어 형성된다.
하부전극(31')은 Pt, Ir 및 Ru중 어느 하나의 금속 또는 이 들을 소정 비율로 혼합된 합금물질이 100 내지 500Å의 두께로 형성된다.
도 1(e)를 참조하면, 이후, 소정의 스트립공정에 의해 더미패턴층(10) 및 접합층(9)이 식각되어 제거됨과 아울러 시드층(8)중 하부전극(11)과 접속되지 않는 소정 부위가 식각되어 제거된다. 이어서, 하부전극(11) 상부에 도시되지 않은 유전체막 및 상부전극이 형성된다.
이와 동시에, 도 3(e)와 같이 모터닝 패터닝에서도 소정의 스트립공정에 의해 더미패턴층(30') 및 접합층(29')이 식각되어 제거됨과 아울러 시드층(28')중 하부전극(31')과 접속되지 않는 소정 부위가 식각되어 제거된다. 이어서, 하부전극(31') 상부에 도시되지 않은 유전체막 및 상부전극이 형성된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 모니터링 패턴 제조 방법은 후속 공정에 의해 형성되는 하부전극과 대응되는 부위에 캐패시터 패턴에 형성되는 콘택홀과 동일한 크기의 콘택홀이 형성되고, 이 콘택홀을 메우도록 다결정 실리콘, 오믹콘택층 및 확산방지막의 적층구조의 콘택플러그가 형성된다.
상술한 바와 같이, 본 발명은 캐패시터 패턴에 형성되는 콘택홀과 동일한 디자인 룰로 모니터링 패턴의 반도체 기판 상부에 콘택홀이 형성된 후, 상기 콘택홀을 메우도록 콘택플러그가 형성됨과 아울러 상기 콘택플러그와 대응되는 부위에 하부전극이 형성됨으로써, 상기 하부전극이 콘택플러그에 직접 접속되어 그 부위의 계면특성이 개선되어 후속공정시 하부전극이 반도체 기판과 분리되는 것을 방지할 수 있는 반도체 소자의 모니터링 패턴 제조 방법에 관한 것이다.
따라서, 하부전극 형성시 발생되는 입자 결함을 방지할 수 있다.

Claims (5)

  1. 반도체 소자의 캐패시터 패턴을 모니터링 하기 위한 반도체 소자의 모니터링 패턴 제조 방법에 있어서,
    상기 모니터링 패턴은
    소정의 구조가 형성된 반도체 기판 상부에 절연막이 증착된 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역이 노출되도록 상기 캐패시터 패턴에 형성되는 콘택홀과 동일한 디자인 룰로 제 1 콘택홀이 형성되는 동시에 상기 제 1 콘택홀보다 폭이 넓은 제 2 콘택홀이 형성되는 단계와;
    상기 제 1 콘택홀이 소정의 깊이로 매립되도록 제 1 콘택플러그가 형성되는 동시에 제 2 콘택홀이 소정의 깊이로 매립되도록 제 2 콘택플러그가 형성되는 단계와;
    상기 제 1 콘택플러그와 대응되는 부위에 하부전극이 형성되는 단계와;
    상기 하부전극 상부에 유전체막 및 상부전극이 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 모니터링 패턴 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 콘택플러그가 형성된 후, 전체 구조 상부에 Pt, Ir, Ru, IrO2, RuO2, SrRuO3, (Ca,Sr)RuO3및 (Ba,Sr)RuO3중 어느 하나의 물질이 100 내지1000Å의 두께로 시드층이 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 모니터링 패턴 제조 방법.
  3. 제 1 항에 있어서,
    상기 시드층이 형성된 후, 전체 구조 상부에 TiN, TiAlN, TiSiN 및 TaN중 어느 하나의 전도성 질화물 또는 AlOx, Ta2O5, TaON 및 TiOx중 어느 하나의 산화물이 50 내지 500Å의 두께로 접합층이 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 모니터링 패턴 제조 방법.
  4. 제 1 항에 있어서,
    상기 접합층이 형성된 후, 전체 구조 상부에 상기 하부전극의 패턴을 형성하기 위해 PSG, USG, TEOS, PE-TEOS 및 BPSG중 어느 하나의 물질이 5000 내지 15000Å의 두께로 더미패턴층이 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 모니터링 패턴 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부전극은 Pt, Ir 및 Ru중 어느 하나의 금속 또는 이 들을 소정 비율로 혼합된 합금물질이 100 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 모니터링 패턴 제조 방법.
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