KR100546291B1 - 커패시터의 전극 제조 방법 - Google Patents

커패시터의 전극 제조 방법 Download PDF

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Abstract

커패시터의 전극 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 하부 도전층을 덮는 층간 절연층을 형성한다. 층간 절연층 상에 층간 절연층이 침해되는 것을 방지하는 침해 보호층을 형성한다. 침해 보호층 및 층간 절연층을 순차적으로 식각하여 하부 도전층을 노출하는 콘케이브 홀(concave hole)을 형성한다. 콘케이브 홀의 측벽을 덮는 측벽 접착층을 형성한다. 침해 보호층 상에 측벽 접착층을 덮고 노출되는 하부 도전층을 덮어 콘케이브 홀의 형상에 의해서 콘케이브 홀 부위에 오목한 부위가 형성되는 전극층을 형성한다. 전극층의 오목한 부위를 메우는 전극 보호층을 형성한다. 전극 보호층 및 전극층을 순차적으로 전면 식각하여 전극층의 보호층 상을 덮는 일부를 제거하여 단위 커패시터 별로 전극층을 분리시킨다. 분리된 전극층의 오목한 부위에 잔류하는 전극 보호층을 습식 식각으로 제거한다.

Description

커패시터의 전극 제조 방법{Method of manufacturing electric node for capacitor}
도 1 내지 5는 본 발명의 실시예에 의한 커패시터의 전극 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
100; 반도체 기판, 200; 하부 절연층,
300; 층간 절연층, 350; 콘케이브 홀(concave hole),
410; 접착층, 450; 측벽 접착층,
500; 침해 보호층, 600; 전극층,
700; 전극 보호층.
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 커패시터의 전극(storage node of capacitor) 제조 방법에 관한 것이다.
DRAM 장치 등과 같은 반도체 장치가 기가(Giga)급 이상으로 고집적화됨에 따라 스택(stack) 형태의 커패시터를 제조할 때, 전극을 분리하는 데 한계에 다다르고 있다. 즉, 전극의 분리 등으로 정전 용량을 증대시키는 데 한계에 다다르고 있 다. 이에 따라, 콘케이브(concave) 형태의 스토리지 전극을 채용하는 커패시터가 제시되고 있다. 이러한 형태의 커패시터에는 유전막으로 BST((Ba,Sr)TiO3) 또는 Ta2O5 등이 적용되고 있어, 전극 물질로 Pt 또는 Ru 등이 유력시 되고 있다. Ru 등은 Pt에 비해 화학적 에칭(chemical etching)이 가능하다는 장점이 있다.
그러나, 이러한 커패시터를 제조하기 위해서는 증착된 Ru 층을 식각하여 분리함으로써 각 커패시터 별로 전극을 할당하는 공정이 요구된다. 이때, SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등으로 이루어지는 보호층이 콘케이브 홀(concave hole) 내를 채워, 콘케이브 홀 내에 잔류하는 Ru층을 선택적으로 보호한다. 이러한 보호층은 전극이 분리되어 할당된 후, 유전막의 형성 이전에 제거되어야 한다.
이때, 보호층은 주로 건식 식각 공정을 이용하고 있다. 그러나, 이러한 건식 식각 공정은, 형성된 전극과 전극 사이의 층간 절연층을 이루는 실리콘 산화물 또한 식각하여 제거시킬 수 있다. 즉, 보호층만이 선택적으로 제거되기가 어렵다. 이러한 층간 절연층은 콘케이브 홀을 이루고 있어, 결국, 분리된 전극을 지지하고 있으므로, 이러한 층간 절연층이 침해되는 것은 바람직하지 않다.
본 발명이 이루고자 하는 기술적 과제는, 전극층을 분리할 때 이용되는 콘케이브 홀을 채우는 보호층을 콘케이브 홀을 이루는 층간 절연층에 침해를 일으키지 않으며 선택적으로 제거함으로써, 콘케이브 형태의 스토리지 전극을 구현할 수 있 는 커패시터의 전극 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 하부 도전층을 덮는 층간 절연층을 형성한다. 상기 층간 절연층 상에 상기 층간 절연층이 침해되는 것을 방지하는 침해 보호층을 형성한다. 상기 침해 보호층 및 상기 층간 절연층을 순차적으로 식각하여 상기 하부 도전층을 노출하는 콘케이브 홀을 형성한다. 상기 콘케이브 홀의 측벽을 덮는 측벽 접착층을 형성한다. 상기 침해 보호층 상에 상기 측벽 접착층을 덮고 상기 노출되는 하부 도전층을 덮어 상기 콘케이브 홀의 형상에 의해서 상기 콘케이브 홀 부위에 오목한 부위가 형성되는 전극층을 형성한다. 상기 전극층의 오목한 부위를 메우는 전극 보호층을 형성한다. 상기 전극 보호층 및 상기 전극층을 순차적으로 전면 식각하여 상기 전극층의 상기 보호층 상을 덮는 일부를 제거하여 단위 커패시터 별로 전극층을 분리시킨다. 상기 분리된 전극층의 상기 오목한 부위에 잔류하는 상기 전극 보호층을 습식 식각으로 제거한다.
이때, 상기 침해 보호층의 하부에 접착층을 더 형성할 수 있다. 상기 침해 보호층은 실리콘 산화 질화물로 형성될 수 있다. 상기 접착층은 탄탈륨 산화물, 알루미늄 산화물 또는 티타늄 질화물로 이루어질 수 있다. 상기 측벽 접착층은 탄탈륨 산화물, 알루미늄 산화물 또는 티타늄 질화물로 이루어질 수 있다.
본 발명에 따르면, 전극을 보호하기 위해서 도입되는 실리콘 산화물의 전극 보호층의 잔류물을 습식 식각 등으로 제거할 때, 층간 절연층의 침식을 방지할 수 있다. 이에 따라, 콘케이브 형태의 스토리지 전극을 불량의 발생을 억제하며 형성할 수 있어, 보다 높은 정전 용량을 구현하는 커패시터를 제조할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1은 반도체 기판(100) 상에 형성된 침해 보호층(500) 및 층간 절연층(300)을 순차적으로 패터닝하여 콘케이브 홀(350)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상의 활성 영역(active region;도시되지 않음) 등에 연결되는 도전층, 예컨대, 도전성 폴리 실리콘(poly silicon) 등으로 이루어지는 플러그(plug;250)를 BC(Buried Contact) 공정 등을 이용하여 형성한다. 이러한 플러그(250)는 하부 절연층(200) 등에 의해서 절연된다. 이후에, 상기 플러그(250)의 상부에 후속에 형성될 전극층의 Ru와의 반응을 방지하기 위해서 확산 장 벽층(도시되지 않음)을 더 형성할 수 있다.
이후에, 하부 절연층(200) 상에 층간 절연층(300)을 실리콘 산화물 등과 같은 절연 물질로 형성한다. 층간 절연층(300) 상에 층간 절연층(300)의 침식 또는 침해를 보호하기 위해서 침해 보호층(500)을 실리콘 산화 질화물(SiON) 등으로 형성한다. 이러한 침해 보호층(500)은 이후에 전극층을 보호하는 보호층을 제거할 때, 층간 절연층(300)이 침해되는 것을 방지하는 역할을 한다.
이때, 침해 보호층(500)의 하부에 접착층(410)을 더 형성할 수 있다. 접착층(410)은 탄탈륨 산화물(TaO), 알루미늄 산화물(Al2O3) 또는 티타늄 질화물(SiN) 등으로 이루어질 수 있다. 이러한 접착층(410)은 층간 절연층(300)과 침해 보호층(500) 간의 접착성을 부여할 뿐 아니라, 후속의 전극층을 분리하는 공정에 사용되는 건식 식각 공정 등으로부터의 상기한 보호층(500)의 침식에 대한 마진(margin)을 확보하는 역할을 한다.
보호층(500) 상에 사진 식각 공정을 이용하여 식각 마스크(etch mask;도시되지 않음) 등을 형성한 후, 보호층(500), 접착층(410) 및 층간 절연층(300)을 선택적으로 연속해서 순차적으로 식각한다. 이에 따라, 하부의 도전층, 즉, 플러그(250)를 실질적으로 노출하는 콘케이브 홀(350)을 형성한다. 이때, 콘케이브 홀(350)은 통상의 스택형 커패시터의 스토리지 전극의 형상에 대해 역상이 되도록 사진 공정 등으로 패터닝하여 형성된다.
도 2는 층간 절연층(300)의 측벽을 덮는 측벽 접착층(450)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 콘케이브 홀(350)이 형성된 결과물 상에 탄탈륨 산화물, 알루미늄 산화물 또는 티타늄 질화물을 증착하여 측벽 접착층(450)을 얇게 증착한다. 예를 들어, 탄탈륨 산화물층을 대략 50Å 내지 200Å 정도의 두께로 증착한다. 형성되는 탄탈륨 산화물층은 콘케이브 홀(350)에 의한 단차를 따라 굴곡지게 형성된다.
이후에, 전면을 에치 백(etch back)하여, 예컨대, 고밀도 플라즈마(plasma) 등을 이용하는 이방성 건식 식각 방법 등으로 에치 백하여, 콘케이브 홀(350)의 측벽을 선택적으로 덮는 스페이서(spacer) 형태의 측벽 접착층(450)을 형성한다.
이러한 측벽 접착층(450)은 후속에 형성될 전극층의 Ru 등과 층간 절연층(300)과의 접착성(adhesion property)을 향상시키는 역할을 함과 동시에, 건식 또는 습식 에천트(etchant) 등과 같은 화학물(chemical)의 층간 절연층(300)으로의 침투 또는 침식을 방지하는 역할을 한다.
도 3은 전극층(600)을 형성한 후, 콘케이브 홀(350)을 채우는 전극 보호층(700)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 측벽 접착층(450)이 형성된 결과물 전면에 Ru, Ir 또는 Pt 등을 증착하여 전극층(600)을 형성한다. 이때, 전극층(600)은 Ru 등으로 이루어지는 것이 바람직하며, 콘케이브 홀(350)의 형태에 의해서 오목한 부위를 이루도록 얇게 형성하는 것이 바람직하다.
이후에, SOG, USG 또는 FOX(Flowable Oxide) 등과 같은 실리콘 산화물을 증착하여 콘케이브 홀(350)을 채우는 전극 보호층(700)을 형성한다. 즉, 전극층(600)으로 이루어지는 오목한 부위를 메우는 전극 보호층(700)을 형성한다.
도 4는 전면 식각으로 분리된 전극층(650)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 전극 보호층(700)의 전면을 에치 백한다. 이때, 에치 백을 전극층(600)이 단위 커패시터 별로 분리되도록 하부의 침해 보호층(500)이 드러나도록 진행한다. 이에 따라, 전극층(600)의 침해 보호층(500) 상을 덮는 부분은 이러한 에치 백에 의해서 제거되므로, 전극층(600)은 분리되게 된다. 분리된 전극층(650)은 콘케이브 홀(350) 내로 한정되게 되어 결국 커패시터 별로 할당되게 된다.
이때, 고밀도 플라즈마를 이용하는 이온 건식 식각 공정을 이용하는 것이 바람직하다. 예를 들어, 산소 가스(O2)를 포함하는 식각 가스로 사용하는 건식 식각을 이용한다. 이러한 식각 가스의 예로는 O2/Cl2, O2/HBr 또는 O2/HBr/Cl 2 등과 같은 혼합 화학물 가스를 들 수 있다. 이러한 혼합 가스에서 산소가 적어도 50% 이상 혼합되도록 하여 산소가 나머지 가스에 비해 더 풍부하도록 하는 것이 바람직하다.
이와 같은 건식 식각 등에 의한 전면 식각에 의해서 분리된 전극층(650)이 형성되고, 전극층(650)의 오목한 부위를 메우는 전극 보호층(700)의 일부는 잔류하게 된다. 즉, 전극층(650) 사이의 홀(hole)에 전극 보호층(700)이 잔류한다.
또한, 층간 절연층(300) 상에 형성된 침해 보호층(500) 또한 이러한 건식 식각에 의해서 침식될 수 있다. 그러나, 침해 보호층(500)으로 이용된 실리콘 산화 질화물은 상기한 건식 식각 가스에 대해 내식성이 비교적 우수하다. 그리고, 침해 보호층(500)의 하부에는 상술한 바와 같이 접착층(410)이 더 형성될 수 있고, 이러 한 접착층(410)으로 이용된 탄탈륨 산화물층 등은 상기한 O2/Cl2에서 여기된 플라즈마에 대해서 선택비가 높은 특성을 가지므로, 침해 보호층(500)의 침식에 대한 마진을 보다 더 확보할 수 있다. 결론적으로, 이러한 건식 식각에 의한 층간 절연층(300)의 침식 또는 침해를 방지할 수 있다.
도 5는 잔류하는 전극 보호층(700)을 제거하는 단계를 개략적으로 나타낸다.
구체적으로, 홀 내에 잔류하는 전극 보호층(700)을 습식 식각 방법을 이용하여 제거한다. 이때, 습식 에천트로는 LAL 용액 등과 같은 실리콘 산화물을 침식시키는 화학물을 사용할 수 있다.
이러한 습식 식각 공정은 잔류하는 전극 보호층(700) 만을 선택적으로 제거한다. 층간 절연층(450) 또한 실리콘 산화물 계열로 형성되어 이러한 습식 에천트에 침식되는 특성을 가지고 있으나, 상기한 침식 보호층(500) 및 측벽 접착층(450) 등에 의해서 차폐되어 보호되고 있으므로, 상기한 습식 에천트에 의해서 침해될 수 없다.
또한, 침식 보호층(500)의 하부에는 접착층(410)이 추가로 더 형성될 수 있으므로, 습식 에천트의 계면을 통한 침투 및 침식이 보다 억제될 수 있다. 즉, 습식 에천트에 의해서 상기한 침식 보호층(500)이 침식되더라도 접착층(410)이 층간 절연층(300)을 차폐하고 있어, 층간 절연층(300)이 침식되는 것이 방지된다.
이와 같이 하여, 콘케이브 형태를 가지는 전극이 형성된다. 이후에, 이러한 전극, 즉, 스토리지 전극 상에 유전막(도시되지 않음) 등을 BST 등으로 형성한다. 다음에, 유전막 상에 플레이트 전극(plate node;도시되지 않음)을 형성하여 커패시 터를 완성할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 콘케이브 형태의 전극을 형성할 때, 전극 간의 홀, 즉, 전극으로 이루어지는 오목한 부위를 채우는 전극 보호층의 잔류물을 습식 식각을 이용하여 제거할 수 있다. 이때, 습식 에천트에 의해서 층간 절연층이 침식되는 것을 측벽 접착층 및 침식 보호층으로 층간 절연층을 차폐함으로써 방지할 수 있다. 또한, 침식 보호층 하에 접착층을 추가로 도입함으로써 층간 절연층이 더욱 보호될 수 있다.
이에 따라, 콘케이브 형태의 스토리지 전극을 Ru 등으로 구성할 수 있어, BST 등과 같은 고유전율을 가지는 물질을 이용하는 커패시터를 구현할 수 있다. 따라서, 커패시터의 정전 용량 확보가 가능해지므로, 반도체 장치의 고집적화가 이루어질 수 있다.

Claims (3)

  1. 반도체 기판 상에 하부 도전층을 덮는 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 상기 층간 절연층이 침해되는 것을 방지하는 침해 보호층을 형성하는 단계;
    상기 침해 보호층 및 상기 층간 절연층을 순차적으로 식각하여 상기 하부 도전층을 노출하는 콘케이브 홀을 형성하는 단계;
    상기 콘케이브 홀의 측벽을 덮는 측벽 접착층을 형성하는 단계;
    상기 침해 보호층 상에 상기 측벽 접착층을 덮고 상기 노출되는 하부 도전층을 덮어 상기 콘케이브 홀의 형상에 의해서 상기 콘케이브 홀 부위에 오목한 부위가 형성되는 전극층을 형성하는 단계;
    상기 전극층의 오목한 부위를 메우는 전극 보호층을 형성하는 단계;
    상기 전극 보호층 및 상기 전극층을 순차적으로 전면 식각하여 상기 전극층의 상기 보호층 상을 덮는 일부를 제거하여 단위 커패시터 별로 전극층을 분리시키는 단계; 및
    상기 분리된 전극층의 상기 오목한 부위에 잔류하는 상기 전극 보호층을 습식 식각으로 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터의 전극 제조 방법.
  2. 제1항에 있어서, 상기 침해 보호층의 하부에
    접착층을 더 형성하는 단계를 포함하고,
    상기 침해 보호층은 실리콘 산화 질화물로 형성되며,
    상기 접착층은 탄탈륨 산화물, 알루미늄 산화물 또는 티타늄 질화물로 이루어지는 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 커패시터의 전극 제조 방법.
  3. 제1항에 있어서, 상기 측벽 접착층은
    탄탈륨 산화물, 알루미늄 산화물 또는 티타늄 질화물로 이루어지는 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 커패시터의 전극 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW501270B (en) * 1999-11-30 2002-09-01 Hitachi Ltd Semiconductor device and its manufacturing method
KR20020066064A (ko) * 2001-02-08 2002-08-14 주식회사 하이닉스반도체 반도체소자의 컨케이브 커패시터 제조방법
KR100688054B1 (ko) * 2001-06-30 2007-02-28 주식회사 하이닉스반도체 강유전체 소자의 콘케이브 커패시터 제작 방법
KR100881828B1 (ko) * 2002-07-10 2009-02-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289296A (ja) * 1995-12-05 1997-11-04 Samsung Electron Co Ltd 強誘電体キャパシタ及びその製造方法
KR970077654A (ko) * 1996-05-15 1997-12-12 김광호 반도체장치의 제조방법
KR19990027909A (ko) * 1997-09-30 1999-04-15 구본준 캐패시터 제조방법
KR19990040547A (ko) * 1997-11-19 1999-06-05 구본준 캐패시터 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289296A (ja) * 1995-12-05 1997-11-04 Samsung Electron Co Ltd 強誘電体キャパシタ及びその製造方法
KR970077654A (ko) * 1996-05-15 1997-12-12 김광호 반도체장치의 제조방법
KR19990027909A (ko) * 1997-09-30 1999-04-15 구본준 캐패시터 제조방법
KR19990040547A (ko) * 1997-11-19 1999-06-05 구본준 캐패시터 형성 방법

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