KR19990027909A - 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터 제조방법에 관한 것으로, 종래 캐패시터 제조방법은 다수의 캐패시터 하부 전극을 형성하기 위해 사진식각공정을 이용함으로써, 사진식각공정으로 식각하는 부분은 그 마진 값이 커서 상기 산화막 사이에 공간이 넓게 형성되어 캐패시터의 유전용량이 상대적으로 작은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자가 제조된 기판의 상부에 절연층을 형성하고, 그 절연층에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 1다결정실리콘을 증착하는 접촉플러그 형성단계와; 상기 제 1다결정실리콘이 증착된 콘택홀간의 절연층 상부에 제 1산화막을 증착하는 캐패시터 영역 정의단계와; 상기 제 1산화막과 절연층 및 제 1다결정실리콘의 상부에 제 2다결정실리콘을 증착하고, 그 제 2다결정실리콘의 상부에 제 2산화막을 증착한 후, 상기 제 2산화막을 상기 제 1산화막의 상부가 노출될 때까지 에치백하는 에치백 단계와; 상기 노출된 제 1산화막 및 제 2산화막을 선택적으로 식각하는 하부전극 형성단계를 포함하여 캐패시터 하부 전극 형성시 사진식각공정을 사용하지 않고, 선택적 식각이 가능한 습식식각을 사용함으로써, 유전용량이 큰 캐패시터를 좁은 면적에 용이하게 제조할 수 있는 효과가 있다.

Description

캐패시터 제조방법

본 발명은 캐패시터 제조방법에 관한 것으로, 특히 다수개의 캐패시터 하부 전극을 형성하는 과정에서 사진식각공정을 생략하고, 선택적인 습식식각을 이용하여 사진식각공정에 필요한 식각 마진을 줄임으로써, 캐패시터의 유전용량을 증가시키는데 적당하도록 한 캐패시터 제조방법에 관한 것이다.

일반적으로, 기판의 상부에 다수의 캐패시터를 제조하기 위해서는 콘택홀을 형성하여 기판에 형성된 반도체 소자의 특정영역을 노출시키고, 그 상부에 다결정실리콘을 증착한 후, 그 다결정실리콘 상부에 부분적으로 산화막을 증착한 후, 다시 그 산화막사이에 노출된 다결정실리콘에 접속하는 다결정실리콘을 증착한 다음, 상기 산화막과, 산화막 상부에 증착된 다결정실리콘을 선택적으로 식각 하여 제조하였다. 이러한 캐패시터 제조방법은 캐패시터 하부 전극과 반도체 소자의 접속을 위한 콘택홀 각각의 상부에 하부 전극의 패턴 형성을 위한 산화막의 증착으로, 사진식각공정시 어라인 마진을 유지하기가 용이하지 않았으며, 이와 같은 종래 캐패시터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 캐패시터의 평면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 증착된 절연층(2)에 형성한 콘택홀(3) 각각의 상부에 산화막(5)을 증착하여 캐패시터의 하부구조를 제조하였다.

그리고, 도2a 및 도2b는 종래 캐패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 ONO구조의 절연층(2)을 형성하고, 그 절연층(2)에 콘택홀(3)을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 다음, 상기 절연층(2)의 상부와 콘택홀(3)의 전면에 다결정실리콘(4)을 증착하고, 그 콘택홀(3)의 상부영역에 증착된 다결정실리콘(3)의 상부에 각각 이격된 산화막(5)을 증착한 다음, 상기 산화막(5)과 다결정실리콘(3)의 상부에 다결정실리콘(6)을 증착하는 단계(도2a)와; 상기 산화막(5)과 그 상부의 다결정실리콘(6) 및 상기 산화막(5) 사이에 증착된 다결정실리콘(3),(6)을 식각 하여 하부전극을 완성하는 단계(도2b)를 포함하여 구성된다.

이후의 공정에서는 상기 하부전극의 상부에 유전막을 증착하고, 그 유전막의 상부에 상부전극을 형성하여 캐패시터 제조를 완료하게 된다.

이하, 상기와 같은 종래 캐패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)에 모스 트랜지스터 등의 반도체 소자를 제조한 후, 그 반도체 소자와 이후에 형성할 캐패시터간의 절연을 위한 절연층(2)을 형성한다.

이때, 절연층(2)은 산화막, 질화막, 산화막을 상기 기판(1)의 상부에 순차적으로 증착하여 형성하며, 이를 보통 ONO구조라 한다.

그리고, 상기 ONO구조 절연층(2)에 사진식각공정을 통해 콘택홀(3)을 형성하여 상기 기판(1)에 형성한 반도체 소자의 특정영역을 외부로 노출시킨다.

그 다음, 상기 형성된 콘택홀(3)의 내부와 상기 절연층(2)의 상부 전면에 다결정실리콘(4)을 증착한다.

그 다음, 상기 다결정실리콘(4)의 상부에 산화막(5)을 증착하고, 사진식각공정을 통해 상기 콘택홀(3)의 상부영역에 증착된 산화막(5)을 제외한 산화막(5)을 모두 식각 한다. 이때, 상기 콘택홀(3) 상부에 증착된 다결정실리콘(3)의 상부영역에 잔존하는 산화막(5)의 넓이는 이후에 형성될 캐패시터 하부 전극의 면적과 직접적인 연관이 있으며, 또한 이는 캐패시터의 가장 중요한 특성인 유전용량과 직결되기 때문에 상기 식각 되는 산화막(5)의 면적을 최소화한다.

그 다음, 상기 산화막(5)의 상부 및 상기 산화막(5)의 식각으로 노출된 다결정실리콘(3)의 상부에 다결정실리콘(6)을 증착한다.

그 다음, 도2b에 도시한 바와 같이 상기 산화막(5)의 상부에 증착된 다결정실리콘(6)을 에치백 하여 산화막(5)의 상부를 노출시킨다. 이때, 상기 산화막(5)의 측면에 증착된 다결정실리콘(6)은 남아있게 된다.

그 다음, 상기 산화막(5)만을 습식식각공정으로 선택적으로 식각 한다. 이때, 상기 산화막(5)의 측면에 증착된 다결정실리콘(6)은 식각 되지 않고 남아있다.

그 다음, 상기 인접한 산화막(5)의 측면에 증착된 다결정실리콘(6) 간의 다결정실리콘(6),(4)을 선택적으로 식각 하여 상기 절연층(2)이 외부로 노출되게 하여 캐패시터의 하부 전극을 형성한다.

그 다음, 도면에 도시하지는 않았지만 상기 하부 전극의 상부에 유전막과 상부 전극을 증착하여 캐패시터 제조공정을 완료하게 된다.

그러나, 상기한 바와 같은 종래 캐패시터 제조방법은 다수의 캐패시터 하부 전극을 형성하기 위해 그 캐패시터 하부 전극과 동일한 수의 산화막을 형성하고, 그 산화막의 측면에 하부전극을 구성하는 다결정실리콘을 증착한 후, 그 산화막과 산화막 측면에 증착된 다결정실리콘 사이의 다결정실리콘을 식각 함으로써, 사진식각공정으로 식각하는 부분은 그 마진 값이 커서 상기 산화막 사이에 공간이 넓게 형성되어 캐패시터의 유전용량이 상대적으로 작은 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 캐패시터의 하부 전극 형성시 사진식각공정을 사용하지 않으며, 캐패시터 유전용량을 증가시킬 수 있는 캐패시터 제조방법을 제공함에 그 목적이 있다.

도1은 종래 캐패시터의 평면도.

도2a 및 도2b는 종래 캐패시터 제조공정 수순단면도.

도3은 본 발명 캐패시터의 평면도.

도4a 내지 도4c는 본 발명 캐패시터 제조방법의 일실시예를 보인 제조공정 수순단면도.

도5a 내지 도5c는 본 발명 캐패시터 제조방법의 다른 실시예를 보인 제조공정 수순단면도.

* 도면의 주요 부분에 대한 부호의 설명

1:기판 2:절연층

3:콘택홀 4,6:다결정실리콘

5,7,8:산화막 9:질화막

상기와 같은 목적은 반도체 소자가 제조된 기판의 상부에 절연층을 형성하고, 그 절연층에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 1다결정실리콘을 증착하는 접촉플러그 형성단계와; 상기 제 1다결정실리콘이 증착된 콘택홀간의 절연층 상부에 제 1산화막을 증착하는 캐패시터 영역 정의단계와; 상기 제 1산화막과 절연층 및 제 1다결정실리콘의 상부에 제 2다결정실리콘을 증착하고, 그 제 2다결정실리콘의 상부에 제 2산화막을 증착한 후, 상기 제 2산화막을 상기 제 1산화막의 상부가 노출될 때까지 에치백하는 에치백 단계와; 상기 노출된 제 1산화막 및 제 2산화막을 선택적으로 식각하는 하부전극 형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명 캐패시터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명에 의한 캐패시터의 평면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 증착한 절연층(2)에 형성한 다수의 콘택홀(3)의 상부에 교번하여 질화막(9)을 증착한 구조를 갖는다.

그리고, 도4a 내지 도4c는 본 발명 캐패시터 제조방법의 일실시예를 보인 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연층(2)을 증착하고, 그 절연층(2)에 콘택홀(3)을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 후, 그 콘택홀(3) 내에 다결정실리콘(4)을 증착한 다음, 그 증착된 다결정실리콘(4)의 상부와 그 주변부의 상기 절연층(2) 상부에 질화막(9)을 교번하여 증착시키고, 상기 질화막(9)의 전면과, 상기 절연층(2) 및 질화막(9)이 형성되지 않아 노출된 다결정실리콘(4)의 상부에 산화막(7)을 증착하는 단계(도4a)와; 상기 질화막(5)의 상부에 증착된 산화막(7)을 에치백 하여 질화막(5)을 노출시키고, 상기 질화막(9)과 절연층(2), 다결정실리콘(4)의 상부에 증착된 산화막(7)을 식각 하여 상기 질화막(9) 측면에 증착된 산화막(7) 만을 잔존 시키고, 상기 산화막(7)과 절연층(2) 및 노출된 다결정실리콘(4)의 상부 전면에 다결정실리콘(6)을 증착시키고, 그 다결정실리콘(6)의 상부전면에 산화막(8)을 증착하는 단계(도4b)와; 상기 산화막(8)과 산화막(7)의 상부에 증착된 다결정실리콘(6)을 에치백 하여 상기 산화막(7)의 상부를 노출시키고, 상기 산화막(8),(7)을 선택적으로 식각 하여 캐패시터의 하부 전극을 형성하는 단계(도4c)를 포함하여 구성되며, 이후의 공정에서 상기 캐패시터의 하부 전극 상부에 유전막과 상부 전극을 증착하여 캐패시터 제조를 완료하게 된다.

이하, 상기와 같은 본 발명 캐패시터 제조방법의 일실시예를 좀 더 상세히 설명한다.

먼저, 반도체 기판(1)에 모스 트랜지스터 등의 반도체 소자를 제조하고, 그 기판(1)의 상부에 산화막, 질화막, 산화막을 순차적으로 증착한 절연층(2)을 형성한다.

그리고, 상기 절연층(2)에 사진식각공정을 통해 콘택홀을 형성하여 상기 반도체 기판(1)에 형성한 반도체 소자의 특정영역을 노출시킨다.

그 다음, 상기 콘택홀(3)의 내부와 상기 절연층(2)의 상부 전면에 다결정실리콘(4)을 증착하고, 에치백 하여 상기 콘택홀(3)의 내부에만 다결정실리콘(4)을 남겨둔다.

그 다음, 상기 절연층(2)과 다결정실리콘(4)의 상부에 질화막(9)을 증착하고, 사진식각공정을 통해 패턴을 형성하여 상기 다결정실리콘(4)의 상부와 그 주변의 절연층(2) 상부에 질화막(9) 패턴을 형성한다. 이때 질화막(9)은 다수의 다결정실리콘(4)의 상부에 교번하여 형성되도록 한다.

그 다음, 상기 질화막(9)과 절연층(2) 및 질화막(9)이 상부에 형성되지 않아 아직 노출되어 있는 다결정실리콘(4)의 상부에 산화막(7)을 증착한다.

그 다음, 도4b에 도시한 바와 같이 상기 산화막(7)을 에치백 하여 질화막(9)의 상부가 노출되도록 하고, 그 질화막(9)과 상기 절연층(2)과 다결정실리콘(4)의 상부에 평행하게 형성되어 있는 산화막(7)을 선택적으로 식각 하여 상기 질화막(9)의 측면에 형성되어 있는 산화막(7) 만은 남겨둔다.

그 다음, 상기 잔존하는 산화막(7)과 상기 절연층(2) 및 노출된 모든 다결정실리콘(4)의 상부에 다결정실리콘(6)을 증착하고, 상기 다결정실리콘(6)의 상부전면에 산화막(8)을 증착한다.

그 다음, 도4c에 도시한 바와 같이 상기 증착된 산화막(8)을 상기 잔존하는 산화막(7)의 상부가 노출될 때까지 에치백 한다.

그 다음, 상기 다결정실리콘(6)의 사이에 잔존하는 산화막(7,8)을 모두 선택적으로 식각 하여 캐패시터의 하부 전극구조를 완성한다.

그 다음, 상기 캐패시터의 하부 전극의 전면에 유전막과 다결정실리콘을 순차적으로 증착하여 캐패시터 제조를 완료하게 된다.

그리고, 도5a 내지 도5c는 본 발명 캐패시터 제조방법의 다른 실시예를 보인 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연층(2)을 형성하고, 그 절연층(2)에 콘택홀(3)을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 다음, 그 콘택홀(3)의 내부에 다결정실리콘(4)을 증착하고, 상기 다결정실리콘(4)의 상부와 그 다결정실리콘(4) 주변부 절연층(2)의 상부에 질화막(9)을 증착하고, 그 질화막(9)의 전면에 산화막(5)을 증착하는 단계(도5a)와; 상기 질화막(9)의 상부에 증착된 산화막(5)을 에치백 하여 상기 질화막(9)의 상부를 노출시키고, 그 노출된 질화막(9)을 선택적으로 제거하여, 상기 질화막(9)의 사이에 증착된 산화막(5) 만을 남겨둔 다음, 그 산화막(5)과 절연층(2) 및 다결정실리콘(4)의 상부에 다결정실리콘(6)을 증착하고, 그 다결정실리콘(6)의 상부전면에 산화막(7)을 증착하는 단계(도5b)와; 상기 산화막(7)을 에치백 하여 상기 산화막(5)을 노출시키고, 상기 산화막(5)을 모두 식각 하여 캐패시터 하부 전극을 형성하는 단계를 포함하여 구성된다.

이하, 상기와 같은 본 발명 캐패시터 제조방법의 다른 실시예를 좀 더 상세히 설명한다.

먼저, 도5a에 도시한 바와 같이 반도체 소자가 제조된 기판(1)의 상부에 산화막, 질화막, 산화막을 순차적으로 증착하여 절연층(2)을 형성한다.

그 다음, 상기 절연층(2)에 콘택홀(3)을 형성하여 상기 반도체 소자의 특정영역을 노출시킨다.

그 다음, 상기 절연층(2)의 상부와 콘택홀(3)의 내부에 다결정실리콘(4)을 증착하고, 상기 절연층(2)의 상부에 증착된 다결정실리콘(4)을 에치백 하여 상기 콘택홀 내부에만 다결정실리콘(4)을 남겨둔다.

그 다음, 상기 다결정실리콘(4)과 절연층(2)의 상부에 질화막(9)을 증착하고, 사진식각공정을 통해 상기 다결정실리콘(4)의 상부와 그 주변부의 절연층(2) 상부에만 질화막(9)을 남겨둔다. 이에 따라 상기 각 질화막(9)의 사이에는 절연층(2) 노출되며, 이 절연층(2)은 상기 인접한 콘택홀의 중간영역이다.

그 다음, 상기 질화막(9)의 상부와 측면에 산화막(5)을 증착한다.

그 다음, 도5b에 도시한 바와 같이 상기 산화막(5)을 에치백 하여 상기 질화막(9)의 상부를 노출시키고, 상기 질화막(9)을 선택적으로 식각 하여, 그 질화막(9)의 측면에 증착한 산화막(5)만을 남겨둔다.

그 다음, 상기 잔존하는 산화막(5)의 전면과, 절연층(2) 및 다결정실리콘(4)의 상부에 다결정실리콘(6)을 증착하고, 그 다결정실리콘(6)의 상부에 산화막(7)을 두껍게 증착한다.

그 다음, 도5c에 도시한 바와 같이 상기 산화막(7)을 에치백 하여 상기 산화막(5)의 상부를 노출시키고, 다결정실리콘(6)의 사이에 증착된 산화막(5,7)을 모두 선택적으로 식각 하여 다결정실리콘(4,6)으로 구성되는 캐패시터의 하부 전극을 완성하게 된다.

상기한 바와 같이 본 발명 캐패시터 제조방법은 기판의 상부에 증착한 절연층의 상부에 콘택홀을 형성하고, 그 콘택홀의 내부에 다결정실리콘을 증착한 후, 상기 다결정실리콘이 증착된 콘택홀간의 중간위치에 산화막을 형성한 다음, 그 산화막의 전면과 상기 다결정실리콘 및 절연층의 상부에 다결정실리콘을 증착하고, 그 다결정실리콘을 에치백 하여 상기 산화막을 노출시킨 다음, 상기 산화막을 습식식각하여 사진식각공정의 마진을 고려하지 않고도 캐패시터의 하부구조를 형성함이 가능해 짐으로써, 유전용량이 큰 캐패시터를 좁은 면적에 용이하게 제조할 수 있는 효과가 있다.

Claims (3)

1. 반도체 소자가 제조된 기판의 상부에 절연층을 형성하고, 그 절연층에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 1다결정실리콘을 증착하는 접촉플러그 형성단계와; 상기 제 1다결정실리콘이 증착된 콘택홀간의 절연층 상부에 제 1산화막을 증착하는 캐패시터 영역 정의단계와; 상기 제 1산화막과 절연층 및 제 1다결정실리콘의 상부에 제 2다결정실리콘을 증착하고, 그 제 2다결정실리콘의 상부에 제 2산화막을 증착한 후, 상기 제 2산화막을 상기 제 1산화막의 상부가 노출될 때까지 에치백하는 에치백 단계와; 상기 노출된 제 1산화막 및 제 2산화막을 선택적으로 식각하는 하부전극 형성단계를 포함하여 이루어 진 것을 특징으로 하는 캐패시터 제조방법.
2. 제 1항에 있어서, 상기 캐패시터 영역 정의단계는 상기 콘택홀에 증착한 다결정실리콘의 상부 및 그 주변부 절연층의 상부에 교번하여 질화막을 증착하는 질화막 증착단계와; 상기 질화막의 전면과, 상기 절연층 및 노출된 다결정실리콘의 상부에 제 1산화막을 증착하는 단계와; 상기 제 1산화막을 에치백 하여 상기 질화막의 상부를 노출시키는 단계와; 상기 노출된 질화막만을 선택적으로 식각 하여 상기 질화막의 측면에 증착된 제 1산화막만을 남겨두는 질화막 식각단계로 이루어진 것을 특징으로 하는 캐패시터 제조방법.
3. 제 1항에 있어서, 상기 캐패시터 영역 정의 단계는 상기 콘택홀에 증착한 다결정실리콘의 상부 및 그 주변부 절연층의 상부에 질화막을 증착하는 질화막 증착단계와; 상기 질화막의 전면과, 상기 절연층 및 노출된 다결정실리콘의 상부에 제 1산화막을 증착하는 단계와; 상기 제 1산화막을 에치백 하여 상기 질화막의 상부를 노출시키는 단계와; 상기 노출된 질화막만을 선택적으로 식각 하여 상기 질화막의 측면에 증착된 제 1산화막만을 남겨두는 질화막 식각단계로 이루어진 것을 특징으로 하는 캐패시터 제조방법.