KR0174645B1 - 커패시터 제조방법 - Google Patents
커패시터 제조방법 Download PDFInfo
- Publication number
- KR0174645B1 KR0174645B1 KR1019950058880A KR19950058880A KR0174645B1 KR 0174645 B1 KR0174645 B1 KR 0174645B1 KR 1019950058880 A KR1019950058880 A KR 1019950058880A KR 19950058880 A KR19950058880 A KR 19950058880A KR 0174645 B1 KR0174645 B1 KR 0174645B1
- Authority
- KR
- South Korea
- Prior art keywords
- nodes
- forming
- oxide film
- film
- node contact
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
본 발명은 커패시터 제조방법에 관한 것으로 특히, 커패시터 면적을 늘리는데 적합하도록 한 커패시터 제조방법에 관한 것이다.
이를 위한 본 발명의 커패시터 제조방법은 기판위에 ILD층, 질화막 및 제1산화막을 형성하는 단계, 상기 ILD층, 질화막 제1산화막을 선택적으로 제거하여 복수개의 제1노드 콘택홀을 형성하는 단계, 상기 복수개의 제1노드 콘택홀내 및 제1산화막 일부위에 복수개의 제1노드를 형성하는 단계, 상기 복수개의 제1노드를 포함한 기판전면에 제2산화막을 형성하는 단계, 상기 복수개의 각 제1노드 사이의 ILD층, 질화막 및 제1, 제2산화막을 선택적으로 제거하여 복수개의 제2노드 콘택홀을 형성하는 단계, 상기 복수개의 제2노드 콘택홀내 및 제2산화막 일부위에 복수개의 제2노드를 형성하는 단계, 상기 제1, 제2산화막을 제거하여 복수개의 제1, 제2노드를 노출시키는 단계, 상기 노출된 복수개의 제1, 제2노드 전면에 유전체막을 형성하는 단계, 상기 유전체막을 포함한 기판 전면에 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.
따라서, 커패시터 면적을 크게 확장할 수 있다.
Description
제1도는 종래의 커패시터 제조공정 단면도.
제2도는 본 발명의 커패시터 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : ILD층
3 : 질화막 4 : 제1산화막
5 : 제1노드 콘택홀 6 : 제1노드
7 : 제2산화막 8 : 제2노드 콘택홀
9 : 제2노드 10 : 유전체막
11 : 플레이트 전극
본 발명은 커패시터 제조방법에 관한 것으로, 특히 커패시터 면적을 늘리는데 적합하도록 한 커패시터 제조방법에 관한 것이다.
이하, 첨부된 도면을 첨조하여 종래의 커패시터 제조방법을 설명하면 다음과 같다.
제1도는 종래의 커패시터 제조공정 단면도이다.
제1도(a)와 같이, 기판(1)위에 ILD(Inter Layer Dielectric)층(2)을 형성하고 사진석판술 및 식각공정으로 상기 ILD층을 선택적으로 제거하여 노드 콘택홀(Node Contact Hole)(3)을 형성한다.
제1도(b)와 같이, 상기 노드 콘택홀(3)을 포함한 기판(1) 전면에 폴리 실리콘을 형성하고 사진석판술 및 식각공정으로 상기 폴리 실리콘을 선택적으로 제거하여 상기 노드 콘택홀(3) 내 및 상기 ILD층(2) 일부분위에 스토리지 노드(Storage Node)(4)를 형성한다.
제1도 (c)와 같이, 상기 스토리지 로드(4)전면에 유전체막(5)을 형성하고 상기 유전체막(5)을 포함한 기판(1)전면에 폴리 실리콘을 증착하여 플레이트(Plate)전극(6)을 형성한다.
그러나 이와 같은 종래의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
스토리지 노드 형성시 디자인 룰(Design Rule)의 제한으로 메모리 셀에서 커패시터의 면적이 작은 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 커패시터 면적을 크게 늘리는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 커패시터 제조방법은 기판위에 ILD층, 질화막 및 제1산화막을 형성하는 단계, 상기 ILD층, 질화막 및 제1산화막을 선택적으로 제거하여 복수개의 제1노드 콘택홀을 형성하는 단계, 상기 복수개의 제1노드 콘택홀내 및 제1산화막 일부위에 복수개의 제1노드를 형성하는 단계, 상기 복수개의 제1노드를 포함한 기판전면에 제2산화막을 형성하는 단계, 상기 복수개의 각 제1노드 사이의 ILD층, 질화막 및 제1, 제2산화막을 선택적으로 제거하여 복수개의 제2노드 콘택홀을 형성하는 단계, 상기 복수개의 제2노드 콘택홀내 및 제2산화막 일부위에 복수개의 제2노드를 형성하는 단계, 상기 제1, 제2산화막을 제거하여 복수개의 제1, 제2노드를 노출시키는 단계, 상기 노출된 복수개의 제1, 제2노드 전면에 유전체막을 형성하는 단계, 상기 유전체막을 포함한 기판 전면에 플레이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 커패시터 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도는로 본 발명의 커패시터 제조공정 단면도이다.
제2도(a)와 같이 기판(1)위에 ILD(Inter Layer Dielectric)층(2), 질화막(3) 및 제1산화막(4)를 차례로 형성하고 사진석판술 및 식각공정으로 상기 제1산화막(4), 질화막(3) 및 ILD층(2)을 선택적으로 제거하여 복수개의 제1노드 콘택홀(5)을 형성한다.
제2도(b)와 같이, 상기 제1노드 콘택홀(5)내 및 제1산화막(4) 전면에 폴리 실리콘을 형성하고 사진석판술 및 식각공정으로 상기 폴리 실리콘을 선택적으로 제거하여 복수개의 제1노드(Node)(6)를 형성한다.
제2도(c)와 같이, 노드(Node)간의 절연을 위해 상기 복수개의 제1노드(6)를 포함한 기판(1)전면에 제2산화막(7)을 형성하고 사진석판술 및 식각공정으로 격리된 각 제1노드(6)사이의 제2산화막(7), 제1산화막(4), 질화막(3), ILD(20)을 선택적으로 제거하여 상기 기판(1)이 노출되도록 제2노드 콘택홀(8)을 형성한다.
제2도(d)와 같이, 상기 제2노드 콘택홀(8) 및 제2산화막(7) 전면에 풀리 실리콘을 형성하고 사진석판술 및 식각공정으로 상기 폴리 실리콘을 선택적으로 제2노드(9)를 형성한다.
이때, 제2노드(9)는 상기 제1노드(6)위에 오버랩(Overlap)된 구조를 갖는다.
제2도(e)와 같이, 상기 제1, 제2노드(6)(9)간의 절연을 위해 형성된 상기 제1, 제2산화막(4)(7)을 습식각으로 제거하여 제1, 제2노드(6)(9)를 노출시키는 상기 노출된 제1, 제2노드(6)(9)전면에 유전체막(10)을 형성한다.
그리고 상기 유전체막(10)을 포함한 기판(1) 전면에 폴리 실리콘을 형성하여 플레이트(Plate)전극(11)을 형성한다.
이상에서 설명한 바와 같이, 본 발명의 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
제1, 제2노드를 오버랩 되도록 형성하여 메모리 셀에서 커패시터 면적이 크게 확장된다.
Claims (1)
- 기판위에 ILD층, 질화막 및 제1산화막을 형성하는 단계, 상기 ILD층, 질화막 및 제1산화막을 선택적으로 제거하여 복수개의 제1노드 콘택홀을 형성하는 단계, 상기 복수개의 제1노드 콘택홀내 제1산화막 일부위에 복수개의 제1노드를 형성하는 단계, 상기 복수개의 제1노드를 포함한기판전면에 제2산화막을 형성하는 단계, 상기 복수개의 각 제1노드 사이의 ILD층, 질화막 제1, 제2산화막을 선택적으로 제거하여 복수개의 제2노드 콘택홀을 형성하는 단계, 상기 복수개의 제2노드 콘택홀내 및 제2산화막을 일부위에 복수개의 제2노드를 형성하는 단계, 상기 제1, 제2산화막을 제거하여 복수개의 제1, 제2노드를 노출시키는 단계, 상기 노출된 복수개의 제1, 제2노드 전면에 유전체막을 형성하는 단계, 상기 유전체막을 포함한 기판 전면에 플레이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950058880A KR0174645B1 (ko) | 1995-12-27 | 1995-12-27 | 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950058880A KR0174645B1 (ko) | 1995-12-27 | 1995-12-27 | 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054066A KR970054066A (ko) | 1997-07-31 |
| KR0174645B1 true KR0174645B1 (ko) | 1999-02-01 |
Family
ID=19445105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950058880A KR0174645B1 (ko) | 1995-12-27 | 1995-12-27 | 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0174645B1 (ko) |
-
1995
- 1995-12-27 KR KR1019950058880A patent/KR0174645B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054066A (ko) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0174645B1 (ko) | 커패시터 제조방법 | |
| KR100250736B1 (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR100313957B1 (ko) | 커패시터 제조방법 | |
| KR100223286B1 (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR970000220B1 (ko) | 디램(dram)셀 커패시터 제조방법 | |
| KR100223865B1 (ko) | 커패시터의 구조 및 제조방법 | |
| KR100284132B1 (ko) | 메모리 소자의 전하저장전극 형성방법 | |
| KR0157975B1 (ko) | 집적회로의 스택트 캐패시터 제조방법 | |
| KR100382536B1 (ko) | 커패시터의구조및제조방법 | |
| KR100218735B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100215862B1 (ko) | 반도체 소자의 캐패시터 구조 및 제조방법 | |
| KR100253339B1 (ko) | 캐패시터 제조방법 | |
| KR100357174B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0119962B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR930008526B1 (ko) | 반도체 소자 제조방법 | |
| KR100199353B1 (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR100218302B1 (ko) | 메모리셀 캐패시터의 제조방법 | |
| KR100236072B1 (ko) | 반도체 소자의 커패시터 구조 및 제조방법 | |
| KR100269608B1 (ko) | 캐패시터 형성방법 | |
| KR100232204B1 (ko) | 커패시터 구조 및 제조 방법 | |
| KR970000223B1 (ko) | 디램(dram)셀 커패시터 구조 및 제조방법 | |
| KR100280445B1 (ko) | 캐패시터 제조방법 | |
| KR100268896B1 (ko) | 커패시터및그의제조방법 | |
| KR0151183B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100264200B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061026 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |