KR100215862B1 - 반도체 소자의 캐패시터 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 적층형 캐패시터 하부에 터널형의 2차 캐패시터를 만들어 캐패시터의 용량을 확장 가능하게 하여 초고집적 디바이스에 적합하도록 환 반도체 소자의 캐패시터 구조 및 제조방법에 관한 것이다.
이를 위한 본 발명 일실시예의 반도체 소자의 캐패시터는 필드 영역의 게이트 전극과 활성 영역의 게이트 전극 사이 양측벽 소정 영역에 형성되는 절연막과, 그 사이에 형성된 반도체층과, 상기 반도체층 내부에 수직형의 제 1, 제 2 터널 산화막과, 상기 반도체층과 터널 산화막 표면에 유전체막과, 상기 유전체막 위와 터널 산화막내에 형성된 플레이트 전극층으로 구성되는 것을 특징으로 한다.
Description
제 1 도는 종래 반도체 소자의 캐패시터 구조단면도
제 2 도는 본 발명 일실시예의 반도체 소자의 캐패시터 구조단면도
제 3 도 (a) 내지 (f)는 본 발명 일실시예의 반도체 소자의 캐패시터 공정단면도
도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 폴리(워드라인)
5 : 게이트 캡 산화막 6 : 저농도 불순물 확산 영역
7 : 게이트 측벽산화막 8 : 고농도 불순물 확산 영역
9 : 버퍼 질화막 10 : 제 1 스토리지 노드 폴리
11 : 제 1 플로윙 산화막 12 : 제 2 스토리지 노드 폴리
13 : 제 2 플로윙 산화막 14 : 제 3 스토리지 노드 폴리
15 : 유전체막 16 : 플레이트(Plate) 폴리
17 : 고온저압 산화막(HLD)18 : 평탄화막(BPSG)
19 : 금속층(Bit Line)
본 발명은 반도체 소자에 관한 것으로, 특히 적층형 캐패시터 하부에 터널형의 2차 캐패시터를 만들어 캐패시터의 용량을 확장 가능하게 하여 초고집적 디바이스에 적합하도록 한 반도체 소자의 캐패시터 구조 및 제조방법에 관한 것이다.
일반적으로, DRAM은 한 개의 트랜지스터와 한 개의 캐패시터로 셀을 구성하는 단순한 구조이기 때문에 대용량화와 저코스트화가 뛰어나다는 장점을 갖고 있다.
이에 따라, 컴퓨터를 비롯한 각종 전자제품에 이용되고 있고, 그 응용범위도 계속 확대되고 있다.
이하, 첨부도면을 참조하여 종래의 반도체 소자의 캐패시터에 대하여 설명하면 다음과 같다.
제 1 도는 종래의 반도체 소자의 캐패시터 구조단면도이다. 종래의 반도체소자의 캐패시터는 활성영역과 필드영역이 정의된 제 1 도전형 반도체 기판(1), 상기 활성 영역의 제 1 도전형 반도체 기판상의 게이트 산화막위에 워드라인과 접속되는 제 1, 제 2 게이트 전극(4a)(4b), 상기 필드영역의 필드 산화막 일정부분에 형성되는 제 3, 제 4 게이트 전극(4c)(4d), 제 1 게이트 전극(4a)과 제 2 게이트 전극(4b) 사이 및 필드영역과 활성영역의 제 4, 제 1 게이트전극(4d), (4a)사이에 LDD구조로 형성되는 제 1 불순물 확산영역, 상기 필드영역의 제 3, 제 4 게이트전극(4c)(4d) 사이의 일정부분에 걸쳐서 형성되고 제 1, 제 2 게이트 전극(4a)(4b)사이의 각각의 전극 측벽의 일부분에 형성되는 버퍼 산화막, 상기 필드영역의 제 4 게이트 전극(4d)과 활성영역의 제 1 게이트 전극(4a) 사이의 일정부분과 제 1 불순물 영역 위에 형성되는 스토리지 노드 폴리층(10), 상기 스토리지 노드 폴리층(10)위에 형성되는 유전체층(11), 제 1 게이트 전극(4a)과 제 2 게이트 전극(4b) 사이를 뺀 상기 전면에 형성되는 플레이트 전극층(16), 상기 플레이트 전극층상에 형성되는 고온저압 유전체층(HLD)(17), 제 1 게이트 전극(4a) 제 2 게이트 전극(4b) 사이를 뺀 상기 전면에 형성되는 평탄화층(18), 제 1 게이트전극(4a) 제 2 게이트 전극(4b) 사이의 불순물 영역에 형성된 콘택홀, 상기 전면에 비트라인(Bit Line)과 연결되는 금속층(19)으로 구성된다.
그러나 이와 같은 종래의 반도체 소자의 캐패시터는 디비이스의 고집적화 미세화에 따라 셀면적의 감소로 캐패시터 용량이 감소하여 초고집적 디바이스의 적용이 힘들다.
따라서 이것을 해결하려고 더블 스택트 캐패시터(Double Stacked Cap), 핑걸 캐패시터(Finger Cap), 트렌치 캐패시터(Trench Cap) 등이 제한 되었지만 공정 기술의 한계로 인해 생산성이 떨어진다는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 스택트 캐패시터 하부에 터널형의 2차 캐패시터를 만들어 캐패시터의 용량을 확장 가능하게 하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 구조는 반도체기판의 소정영역에 형성된 게이트전극, 상기 게이트전극 양측의 반도체기판내에 형성된 불순물확산영역, 상기 게이트전극 일측의 불순물확산영역이 드러나도록 상기 게이트전극 일측면 하부에 형성된 버퍼절연막, 상기 불순물확산영역상부에 적층 형성된 제 1, 제 2 , 제 3 스토리지노드, 상기 제 1, 제 2 스토리지노드 사이와 상기 제 2, 제 3 스토리지노드 사이와 상기 제 3 스토리지노드 상부 및 제 1, 제 2, 제 3 스토리지노드 상부에 형성된 플레이트노드, 상기 제 1, 제 2 스토리지노드 사이의 상기 플레이트노드 표면과 상기 제 2, 제 3 스토리지노드 사이의 상기 플레이트노드 표면과 상기 제 1 스토리지노드 하면을 포함한 상기 제 1, 제 2, 제 3 스토리지노드 외부표면에 형성된 유전체막으로 구성되는 것을 특징으로 한다.
또한 상기와 같은 구성을 갖는 본 발명 반도체소자의 캐패시터 제조방법은 반도체기판의 소정영역에 게이트전극을 형성하는 단계, 상기 게이트전극 양측의 반도체기판의 소정영역에 게이트전극을 형성하는 단계, 상기 게이트전극 양측의 반도체기판에 불순물확산영역을 형성하는 단계, 상기 게이트전극 일측의 불순물확산영역에 콘택홀을 갖는 버퍼절연막을 형성하는 단계, 상기 콘택홀 및 상기 버퍼절연막 상부에 제 1 반도체층과 제 1 절연막을 증착하는 단계, 상기 콘택홀 상부의 상기 제 1 반도체층의 소정영역 상에만 상기 제 1 절연막이 남도록 상기 제 1 절연막을 식각하는 단계, 상기 전면에 제 2 반도체층과 제 2 절연막을 증착하는 단계, 상기 콘택홀 상부의 상기 제 2 반도체층의 소정영역 상에만 상기 제 2 절연막이 남도록 상기 제 2 절연막을 식각하는 단계, 상기 전면에 제 3 반도체층을 증착하는 단계, 상기 제 1, 제 2 절연막을 포함하도록 상기 제 3, 제 2, 제 1 반도체층을 소정폭을 갖도록 패터닝해서 제 3, 제 2, 제 1 스토리지노드를 형성하는 단계, 상기 제 1, 제 2 절연막을 제거하는 단계, 상기 게이트전극 일측면의 하부에만 상기 버퍼절연막이 남도록 나머지 버퍼절연막을 제거하는 단계, 상기 제 1, 제 2 절연막이 제거된 상기 제 1, 제 2, 제 3 스토리지노드의 내부표면과 상기 제 1, 제 2, 제 3 스토리지노드의 외부표면 및 상기 버퍼질화막이 제거된 상기 제 1 스토리지노드 하면에 유전체막을 형성하는 단계, 상기 유전체막 상에 플레이트노드를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명 일실시예의 반도체 소자의 캐패시터 구조 및 제조방법을 첨부도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제 2 도는 본 발명 일실시예의 반도체 소자의 캐패시터 구조의 단면도이다.
제 3 도 (a) 내지 (f)는 본 발명 일실시예의 반도체 소자의 캐패시터 공정 단면도이다.
본 발명 일실시예의 반도체 소자의 캐패시터 구조는 다음과 같다.
활성 영역과 필드 영역이 정의된 제 1 도전형 반도체 기판(1)과, 상기 활성영역의 제 1 도전형 반도체 기판상에 워드라인과 접속되는 제 1, 제 2 게이트 전극(4a)(4b)과, 상기 필드 영역의 필드 산화막 일정부분에 형성되는 제 3, 제 4 게이트 전극(4c)(4d)과, 제 1 게이트 전극(4a)과 제 2 게이트 전극(4b) 사이 및 필드영역의 제 4 게이트 전극(4d)과 활성 영역의 제 1 게이트 전극(4a) 사이에 LDD 구조로 형성되는 제 1 불순물 확산 영역과, 필드 영역의 제 4 게이트 전극(4d) 소정의 우측 측벽과 활성 영역의 제 1 게이트 전극(4a) 소정의 좌측 측벽에 형성되어 있는 질화막과, 활성 영역의 제 2 게이트 전극(4b) 소정의 우측 측벽에 형성되는 질화막과, 필드 영역의 제 4 게이트 전극(4d)과 활성영역의 제 1 게이트 전극(4a)사이에 형성된 제 1, 제 2, 제 3 스토리지 노드 폴리(10, 12, 14)와, 상기 제 1, 제 2, 제 3 스토리지 노드 폴리(10, 12, 14) 내부 및 외부 표면에 유전체막(15)과, 활성영역의 제 1 게이트 전극(4a)과 제 2 게이트 전극(4b) 사이를 제외한 상기 유전체막(15) 전상부 및 상기 제 1, 제 2, 제 3 스토리지 노드 폴리(10, 12, 14) 내부의 유전체막(15) 사이에 형성되는 플레이트 폴리(16)와, 상기 플레이트(16) 상에 형성되는 고온저압 유전체층(HLD : Hihg Temperature Low Pressure Dielectric)(17)과, 제 1 게이트 전극(4a) 제 2 게이트 전극(4b) 사이를 뺀 상기 전면에 형성되는 평탄화층(18)과, 활성 영역의 제 1 게이트 전극(4a)과 제 2 게이트 전극(4b) 사이의 불순물 위에 형성된 콘택홀과, 상기 콘택홀 및 상기 평탄화층(18) 상부에 비트라인(Bit Line)을 형성하기 위해 형성된 금속층(19)으로 구성된다.
상기와 같은 구조를 갖는 본 발명 일실시예의 반도체 소자의 캐패시터 제조 방법은 다음과 같다.
먼저 제 3 도 (a)와 같이, 필드 영역과 활성 영역이 정의된 상기 반도체 기판(1) 전면에 게이트 산화막(3)을 형성하고 워드라인과 연결되는 게이트 폴리(4)를 증착한 후, 상기 전면에 게이트 캡 산화막(5)을 증착하여 감광막 도포후 사진식각에 의해 선택적으로 패턴한다.
제 3 도 (b)와 같이 상기 들어난 반도체 기판상에 저농도의 불순물 이온을 주입해서 저농도 불순물 확산영역(6)(도면에 도시되지 않았음)을 형성한다.
그리고 스페이서 산화막을 증착한 후 게이트 측벽을 이방성 식각을 하여 게이트 측벽 산화막(7)을 형성해 주고 다음에 상기 들어난 반도체 기판상에 고농도 불순물 이온을 주입해서 고농도 불순물 확산영역((8a)(8b)(8c))을 형성해서 LDD 구조의 불순물 영역을 형성한다.
제 3 도 (c)와 같이, 상기 전면에 버퍼 질화막(9)을 증착한후 상기 고농도 불순물 확산영역((8a)와 (8c))에 콘택홀을 갖도록 버퍼 질화막(9)을 식각한다.
그리고 상기 불순물 확산영역((8a)와 (8c))과 콘택되도록 전면에 제 1 스토리지 노드 폴리(10)와 제 1 터널 산화막으로 쓰일 제 1 플로윙 산화막(11)을 차례로 증착한다.
이때 제 1 플로윙 산화막(11)은 플로윙 비율이 좋은 BPSG 또는 SOG 등의 산화막 계열의 물질을 사용한다.
여기서 버퍼 질화막(9)은 차후에 산화막 습식 식각시 필드 산화막과 게이트 측벽산화막 및 게이트 산화막과 같은 산화막 필름을 보호하는 역할을 하며 산화막과폴리와 비교해 식각 선택비가 높은 타종류의 물질로도 대체 가능하다.
제 3 도 (d)와 같이, 제 1 플로윙 산화막(11)은 콘택홀을 갖는 고농도 불순물 확산영역((8a)와 (8c)) 상부의 소정영역만 남도록 패터닝해서 제 1 터널 산화막 영역을 형성한다.
그리고, 산기 전면에 제 2 스토리지 노드 폴리를 증착하고 제 2 터널 산화막으로 쓰일 제 2 플로윙 산화막(13)을 증착한 후 제 1 터널 산화막 상부에만 남도록 제 2 플로윙 산화막(13)을 에치백하여 제 2 터널 산화막을 형성한다.
다음에 제 3 스토리지 노드 폴리(14)를 전면에 증착시켜 준후 필드 영역의 게이트(14)와 활성영역의 게이트(4a) 사이와 그 가장자리에 걸치도록 제 1, 제 2, 제 3 스토리지 노드 폴리(10)(12)(14)를 패턴해 주기 위해 감광막(PR)을 도포한후 사진식각 한다.
여기서 좀더 대용량의 터널형 캐패시터를 만들기 위하여는 산화막 에치백 공정대신 산화막 패턴에 의하여 만들수도 있다.
제 3 도 (e)와 같이 제 1, 제 2 터널 산화막을 마스크 없이 습식 식각 해준 후 제 1, 제 2, 제 3 스토리지 노드 폴리(10, 12, 14) 식각 마스크를 위한 버퍼질화막(9)을 게이트(4a) 일측면 하부에만 남도록 식각한다.
그리고 제 1, 제 2 터널 산화막이 제거된 부분을 포함한 제 1, 제 2, 제 3 스토리지 노드 폴리(10)(12)(14) 표면 및 버퍼질화막(9)이 제거된 제 1 스토리지 노드 폴리(10) 하면에 유전체막(15)을 형성한다.
그후 상기 유전체막(15)을 감싸도록 전면에 플레이트 폴리(16)를 증착시켜 준후 그 전면에 고온저압 유전체(HLD : High Temperature Low Pressure Dielectric)를 증착시키고, 평탄화막(BPSG)(18)을 형성해 준후 감광막을 도포하여 활성 영역의 게이트(4a)(4b) 사이를 제외한 부분만 식각되도록 감광막을 제거한다.
제 3 도 (f)와 같이, 활성 영역의 게이트 전극(4a)(4b) 사이의 불순물 영역(8b)이 늘어나도록 콘택홀을 뚫어 주어 상기 전면에 금속층으로 알루미늄(Al)을 증착하고 패터닝하여 비트라인(Bit Line)으로 사용한다.
이상에서 설명한 바와 같이 본 발명 일실시예의 반도체 소자의 캐패시터는 다음과 같은 효과가 있다.
첫째, 에치백 공정으로 복수층의 적층형 캐패시터를 만들 수 있으므로 마스크 스텝의 추가가 필요없고 사진식각 공정이 간단하므로 공정이 간단해진다.
둘째, 플레이트 폴리와의 접촉면적이 넓어지므로 캐패시터의 용량을 충분히 늘릴수 있다.
셋째, 습식각에 의해 캐패시터 노드부위의 토폴로지(Topology)가 개선될수 있다.
Claims (2)
- (정정) 반도체기판의 소정영역에 형성된 게이트전극,상기 게이트전극 양측의 반도체기판내에 형성된 불순물확산영역,상기 게이트전극 일측의 불순물확산영역이 드러나도록 상기 게이트전극 일측면 하부에 형성된 버퍼절연막,상기 불순물확산영역상부에 적층 형성된 제 1, 제 2, 제 3 스토리지노드,상기 제 1, 제 2 스토리지노드 사이와 상기 제 2, 제 3 스토리지노드 사이와 상기 제 3 스토리지노드 상부 및 제 1, 제 2, 제 3 스토리지노드 상부에 형성된 플레이트노드,상기 제 1, 제 2 스토리지노드 사이의 상기 플레이트노드 표면과 상기 제 2, 제 3 스토리지노드 사이의 상기 플레이트노드 표면과 상기 제 1 스토리지노드 하면을 포함한 상기 제 1, 제 2, 제 3 스토리지노드 외부표면에 형성된 유전체막으로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
- (정정) 반도체기판의 소정영역에 게이트전극을 형성하는 단계,상기 게이트전극 양측의 반도체기판에 불순물확산영역을 형성하는 단계,상기 게이트전극 일측의 불순물확산영역에 콘택홀을 갖는 버퍼절연막을 형성하는 단계.상기 콘택홀 및 상기 버퍼절연막 상부에 제 1 반도체층과 제 1 절연막을 증착하는 단계,상기 콘택홀 상부의 상기 제 1 반도체층의 소정영역 상에만 상기 제 1 절연막이 남도록 상기 제 1 절연막을 식각하는 단계,상기 전면에 제 2 반도체층과 제 2 절연막을 증착하는 단계,상기 콘택홀 상부의 상기 제 2 반도체층의 소정영역 상에만 상기 제 2 절연막이 남도록 상기 제 2 절연막을 식각하는 단계,상기 전면에 제 3 반도체층을 증착하는 단계,상기 제 1, 제 2 절연막을 포함하도록 상기 제 3, 제 2, 제 1 반도체층을 소정폭을 갖도록 패터닝해서 제 3, 제 2, 제 1 스토리지노드를 형성하는 단계,상기 제 1, 제 2 절연막을 제거하는 단계,상기 게이트전극 일측면의 하부에만 상기 버퍼절연막이 남도록 나머지 버퍼 절연막을 제거하는 단계,상기 제 1, 제 2 절연막이 제거된 상기 제 1, 제 2, 제 3 스토리지노드의 내부표면과 상기 제 1, 제 2, 제 3 스토리지노드의 외부표면 및 상기 버퍼질화막이 제거된 상기 제 1 스토리지노드 하면에 유전체막을 형성하는 단계,상기 유전체막 상에 플레이트노드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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