KR970000220B1 - 디램(dram)셀 커패시터 제조방법 - Google Patents

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내용 없음.

Description

디램(DRAM)셀 커패시터 제조방법

제1도(a)-(f)는 종래의 디램(DRAM)셀 커패시터 공정단면도.

제2도(a)-(e)는 본 발명의 디램(DRAM)셀 커패시터 공정단면도.

제3도는 본 발명의 제1의 다른 실시예를 나타낸 커패시터 단면도.

제4도는 본 발명의 제2의 다른 실시예에 나타낸 커패시터 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체 기판 12 : 절연막

13 : 매립콘택홀 14 : 제1폴리실리콘

15,15a,15b : 층간막 16 : 제2폴리실리콘

17 : 감광막 18,18a,18b : 스토리지노드

19,19a,19b : 유전체 20,20a,20b : 플레이트

본 발명은 디램(DRAM)셀 커패시터에 관한 것으로, 특히 고집적 소자에서 요구되는 커패시터 용량을 증가시키기 위한 3차원 구조의 커패시터를 공정단순화와 재현성에 적당하도록 한 디램(DRAM)셀 커패시터 제조방법에 관한 것이다.

종래의 디램(DRAM)셀에 사용되는 커패시터 구조로는, 일반적으로 3차원 입체구조의 커패시터로서 핀(Fin) 구조가 사용되었다.

이하에서 첨부된 도면을 참조하여 종래 기술의 실시예를 설명하면 다음과 같다.

제1도(a)-(f)는 종래의 커패시터 제조기술을 설명하기 위한 디램(DRAM)셀 커패시터 제조공정 단면도로써, 반도체 기판(1)상의 활성영역에 트랜지스터를 제조한 후, 제1도(a)와 같이 반도체 기판(1)상의 전표면상에 제1절연막(SiO₂)(2), 제1폴리실리콘(3), 제2절연막(SiO₂)(4)을 차례로 형성한다.

이어 제1도(b)와 같이, 포토-에칭공정을 수행하여 커패시터노드와 트랜지스터의 드레인을 연결하기 위해 선택영역의 제2절연막(4), 제1폴리실리콘(3), 제2절연막(2)을 제거하여 콘택홀(5)을 형성한다.

그 다음, 제1도(c)와 같이 반도체 기판(1)의 드레인 영역과 콘택을 형성하기 위해 노출된 전표면에 제2폴리실리콘(6)을 형성한다.

이어 제1도(d)와 같이, 커패시터의 노드(Node)를 형성하기 위해 전표면상에 감광막을 도포한 후, 포토-공정을 수행하여, 제2폴리실리콘(6)이 반도체 기판(1)과 콘택을 형성한 부분의 상측에 일정폭을 갖는 감광막 패턴(7)을 형성하고, 감광막 패턴(7)을 마스크로 하여 마스킹되지 않은 제2폴리실리콘(6)과 제2절연막(4)을 일정두께까지 식각한다.

이어 제1도(e)와 같이, 감광막 패턴(7)을 마스크로 하여 잔존하는 제2절연막(4)을 습식식각법으로 제거한 후 제1폴리실리콘(3)을 건식식각하여 3차원의 스토리지노드(8)를 형성한다.

그 다음 제1도(f)와 같이 감광막 패턴(7)을 제거한 후 제1절연막(2)과 스토리지노드(8)의 전표면상에 N/O(Nitride/Oxide) 또는 O/N/O(Oxide/Nitride/Oxide)로 유전체막(9)을 형성한 후 제3폴리실리콘을 전표면상에 형성하고, 포토-에칭공정으로 스토리지노드(8)을 일정폭으로 감싸도록 플레이트(10)를 형성하여 디램(DRAM)셀 커패시터를 제조한다.

그러나 이와같은 디램(DRAM)셀 제조공정은 콘택홀(5)을 형성하기 위한 포토-에칭공정시 3층을 식각해야 하므로 공정이 복잡하고, 또한 제2폴리실리콘(6)패턴시와 제2절연막(4) 제거시 감광막 패턴(7)을 습식식각시와 건식식각시 마스크로 연이어 사용함으로서 마스크로써의 감광막 패턴(7)의 내구성이 문제가 된다.

본 발명은 이와같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 고집적 디램(DRAM)셀의 3차원 구조의 커패시터 제조공정을 단순화시키고 재현성을 갖도록 형성하는 커패시터 제조방법을 제공함에 그 목적이 있다.

이와같은 목적을 실현하기 위한 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.

제2도(a)-(e)는 본 발명의 디램(DRAM)셀 커패시터 제조공정 단면도를 나타낸 것으로써 제1도(a)와 같이 반도체 기판(11)상의 활성영역상에 트랜지스터를 제조한 후 트랜지스터와 셀 커패시터를 격리시키기 위한 절연막(12)을 전표면상에 형성한 후, 트랜지스터의 드레인 영역과 커패시터의 스토리지(storage)노드를 콘택시키기 위한 매립콘택홀(Buried contact hold)(13)을 포토-에칭공정으로 형성한다.

이어 제2도(b)와 같이, 커패시터의 스토리지노드용 제1폴리실리콘(14)을 화학기상증착법(CVD법)으로 노출된 전표면상에 형성시키고 이어서, 노드의 층간막으로서 고융점 금속(Ti)을 사용하여 스터퍼링(sputtering)법으로 층간절연막(15)을 형성하되 증착되는 금속의 단차피복성(step coverage) 및 공정조건을 조절하여 제1폴리실리콘(14)의 측면에는 층간막(15)이 형성되지 않도록 하고, 연속하여 제2폴리실리콘(16)을 CVD(chemical vapor deposition)법으로 형성시킨다.

이때 제1폴리실리콘(14)의 매립콘택홀(13) 부분의 측면에는 층간절연막(15)이 형성되지 않았으므로 이 부분에서 제1,2폴리실리콘(14,16)이 접하게 된다.

이어 제2도(c)와 같이 제2폴리실리콘(16)상에 감광막을 도포한 후, 포토-공정을 수행하여 매립콘택홀(13) 상측에 일정폭을 갖는 감광막 패턴(17)을 형성한 후, 상기 감광막 패턴(17)으로 마스킹(Masking)되지 않은 부분의 제2폴리실리콘(16), 층간막(15), 제1폴리실리콘(14)를 제거하여 스토리지노드(18)를 패터닝한다.

그 다음 제2도(d)와 같이, 스토리지노드(18)의 가지 사이에 잔존하는 층간막(15)을 감광막 패턴(17)을 마스크로 습식식각하되, 습식식각용액으로서는 층간막(15)에 대한 식각 속도가 스토리지노드(18) 및 절연막 (oxide)(12)에 비해 빠른 용액(예로서 고융점 금속이 Ti(티타늄)일 경우 H₂O : H₂O₂:NH₄OH의 혼합용액을 식각용액으로 사용)을 사용하여 식각한다.

이어 제2도(e)와 절연막(12)과 스토리지노드(18)의 표면상에 N/O (Nitride/Oxide) 또는 O/N/O(Oxide/Nitride/Oxide)로 된 유전체막(19)을 형성한 후, 노출된 전표면에 플레이트용 폴리실리콘을 형성하고 포토-에칭공정으로 상기 스토리지노드(18)을 감싸도록 일정폭을 갖는 플레이트(20)를 형성하여 디램(DRAM)셀의 커패시터를 제조한다.

이와같은 본 기술의 제1,2의 다른 실시예로써, 커패시터의 용량을 더욱 증가시키기 위한 본 발명의 다른 실시예를 제3,4도로부터 설명하면 다음과 같다.

제3도는 본 발명의 제1의 다른 실시예를 나타낸 것으로써, 제2도(b)와 같이 제2폴리실리콘(16) 형성된 상태에서, 층간막(15)과 스토리지노드용 폴리실리콘 형성공정을 한차례 더 실시하여 3개의 가지를 갖는 스토리지노드(18a)를 형성한다.

즉 3차례의 폴리실리콘 형성공정과 두차례의 층간절연막 형성공정을 수행하여, 세층의 폴리실리콘층과 두층의 고융점 금속막을 갖는 스토리지노드(18a)를 형성한 후 제2도(c)의 공정부터 제2도(e)의 공정순서대로 제조공정을 수행하여 제3도와 같이 나무가지 형상을 갖는 스토리지노드(18a)를 형성한 후, 유전체막(19a)를 형성하고 플레이트(20a)를 패터닝하여 형성한다.

그리고 제4도는 본 발명의 제2의 다른 실시예를 나타낸 것으로서, 제2도(a)와 같이 매립콘택홀(13)을 형성한 후, 매립콘택홀(13)내의 반도체 기판(11)상에만 층간막(15b)을 형성한 제1폴리실리콘(14), 층간막(15)을 제1폴리의 매립층의 밑바닥에만 형성시키고 제2폴리실리콘(16)을 형성하여 스토리지노드(18b)를 형성한 후 제2도(c)에서 제2도(e)의 공정순서에 따라 커패시터를 제조함으로써 커패시터의 용량을 증대시킬 수 있다.

이와같은 본 발명은 고집적 디램(DRAM)에서 요구되는 3차원의 셀커패시터를 최소한의 공정횟수로 제조하게 됨으로써 공정이 단순화되고, 재현성이 뛰어나 디램셀의 생산비 절감 및 공정수율을 증대시키는 효과가 있다.

Claims (7)

1. 반도체 기판(11)상의 활성영역에 트랜지스터를 제조한 후, 전표면상에 절연막(12)를 형성하고, 포토-에칭공정으로 트랜지스터의 드레인과 커패시터의 스토리지노드를 콘택시키기 위한 매립콘택홀(13)을 선택영역에 형성하는 공정, 노출된 전표면상에 제1폴리실리콘(14)을 형성한 후 노출된 평면상에만 층간막(15)을 형성하고, 층간막(15)상에 제2폴리실리콘(16)을 형성하는 공정, 제2폴리실리콘(16)상에 감광막을 도포한 후 매립콘택홀(13) 상측에 일정폭을 갖는 감광막 패턴(17)을 형성하고, 감광막 패턴(170을 마스크로 하여 노출된 제2폴리실리콘(16), 고융점금속막(15), 제1폴리실리콘(14)을 제거하는 공정, 상기 공정후, 제1,2폴리실리콘(14,16) 사이에 잔존하는 층간막(15)을 제거하여 스토리지노드(18)을 형성한 후, 노출된 전표면에 유전체막(19)을 형성하고, 일정폭을 갖는 플레이트(20)를 스토리지노드(19) 상측에 형성함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
2. 제1항에 있어서, 층간막(15)은 스퍼터링법으로 형성함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
3. 제1항에 있어서, 층간막(15)으로는 Ti을 사용함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
4. 제1항에 있어서, 층간막(15) 식각용액으로 H₂O, NH₄OH, H₂O₂의 혼합용액을 사용함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
5. 제1항에 있어서, 절연막(12)은 산화막을 이용함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
6. 제1항에 있어서, 제2폴리실리콘(16)형성후, 층간막(15a)과 스토리지노드용 제3폴리실리콘 형성공정을 한차례 더 실시하여 3개의 가지를 갖는 스토리지노드(18a)을 형성함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
7. 제1항에 있어서, 매립콘택홀(13) 형성후, 매립콘택홀(13)의 바닥에 층간막(15b)을 형성함을 특징으로하는 디램(DRAM)셀 커패시터 제조방법.