KR100273229B1 - 커패시터제조방법 - Google Patents

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 다수의 증착공정과 사진식각공정의 사용으로 복잡한 과정을 거쳐 제조비용이 증가하는 문제점과 아울러 다수의 식각공정에서 발생하는 식각부산물의 영향으로 수율이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자가 형성된 기판의 상부에 층간절연막, 질화막, 제 1산화막을 증착하고 콘택홀을 형성하는 콘택홀 형성단계와; 상기 콘택홀과 그 주변부의 제 1산화막 상부에 핀형 커패시터의 일측전극을 형성하는 전극 형성단계와; 상기 제 1산화막, 질화막과 상기 커패시터의 일측전극에 포함되는 산화막을 식각하는 절연막 식각단계와; 상기 절연막 식각단계를 통해 전극 전체가 노출된 상기 커패시터의 일측전극 상부에 유전물질과 다결정실리콘을 증착하여 유전막과 커패시터의 타측전극을 형성하는 단계로 이루어지는 커패시터 제조방법에서 상기 전극 형성단계를 패턴드 레이저를 이용하여 증착하도록 하여 이후의 사진식각공정을 생략할 수 있어 공정단계가 단순해 비용이 절감하는 효과와 아울러 사진식각공정을 사용하지 않음으로써 식각 부산물의 발생으로 인한 반도체 소자의 수율 감소를 방지하는 효과가 있다.

Description

커패시터 제조방법{MANUFACTURING METHOD FOR CAPACITOR}

본 발명은 커패시터 제조방법에 관한 것으로, 특히 패턴드 레이저(patterned laser)를 이용하여 핀 구조의 커패시터를 제조함으로써, 공정단계를 단순화하는데 적당하도록 한 커패시터 제조방법에 관한 것이다.

일반적으로, 반도체 회로에 사용되는 커패시터는 그 면적에 의해 축적할 수 있는 전하의 용량이 결정된다. 회로에 필요한 대용량의 커패시터를 제조하려면 그 만큼 큰 면적을 커패시터 제조에 할당해야 함으로써 집적도가 감소하게 된다. 이와 같이 면적을 줄이면서도 대용량의 커패시터를 제조하기 위해서 다결정실리콘과 산화막의 선택적 식각을 이용한 핀형 커패시터가 제안되었으나 공정단계가 다수의 증착공정과 식각공정을 필요로 하여 공정단계가 복잡하였으며, 이와 같은 종래 핀형 커패시터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1g는 종래 커패시터 제조공정수순단면도로서, 이에 도시한 바와 같이 특정 소자가 형성된 기판(1)의 상부에 층간산화막(2)을 증착하고, 그 층간산화막(2)의 상부에 질화막(3)과 산화막(4)을 증착한 후, 사진식각공정을 통해 상기 산화막(4)에 패턴을 형성하여 상기 산화막(4), 질화막(3), 층간산화막(2)의 일부를 식각하여 기판(1)에 형성한 반도체 소자의 특정 영역을 노출시키는 단계(도1a)와; 상기 노출된 반도체 소자의 특정영역과 산화막(4)의 상부에 다결정실리콘(5)과 산화막(6)을 증착하는 단계(도1c)와; 상기 노출된 반도체 소자 상부에 증착된 산화막(6)에 패턴을 형성하여 상기 다결정실리콘(5)의 일부를 노출시키는 단계(도1c)와; 상기 노출된 다결정실리콘(5)과 패턴이 형성된 산화막(6)의 상부에 다결정실리콘(7)을 증착하는 단계(도1d)와; 사진식각공정을 통해 상기 노출된 반도체 소자의 주변부를 제외한 다결정실리콘(7), 산화막(6), 다결정실리콘(5), 산화막(4), 질화막(3)의 일부를 식각하는 단계(도1e)와; 상기 식각비를 이용한 습식식각공정으로 상기 산화막(4),(6)과 질화막(3)을 모두 제거하는 단계(도1f)와; 상기 다결정실리콘(5),(7)의 상부 전면에 유전물질(8)과 다결정실리콘(9)을 순차적으로 증착하는 단계(도1g)로 이루어진다.

이하, 상기와 같이 구성된 종래 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 모스 트랜지스터 등의 반도체 소자를 제조하고, 그 기판(1)의 상부에 층간절연막(2)을 증착한다. 이 층간절연막(2)은 기판(1)에 형성한 반도체 소자와 커패시터간의 절연과 커패시터가 제조될 영역의 기반이 된다.

그리고, 상기 층간절연막(2)의 상부에 질화막(3)과 산화막(4)을 증착한다. 이때 증착하는 질화막(3)은 이후의 공정에서 식각의 종료점 역할을 하게 되며, 상기 산화막(4)은 고온 저압의 증착분위기에서 증착하며, 사진식각공정을 통해 상기 산화막(4), 질화막(3) 및 층간절연막(2)을 부분적으로 식각하는 콘택홀을 형성하여 상기 기판(1)에 제조된 반도체 소자의 특정영역을 노출시킨다.

그 다음, 도1b에 도시한 바와 같이 상기 반도체 소자의 특정영역 상부와 상기 산화막(4)의 상부에 다결정실리콘(5)과 산화막(6)을 순차적으로 적층한다.

그 다음, 도1c에 도시한 바와 같이 사진식각공정을 통해 상기 노출된 반도체 소자의 특정영역 상부에 증착된 상기 산화막(6)의 일부를 선택적으로 식각하여 그 하부의 다결정실리콘(5)의 일부를 노출시킨다.

그 다음, 도1d에 도시한 바와 같이 상기 노출된 다결정실리콘(5)의 상부와 상기 산화막(6)의 상부 전면에 다결정실리콘(7)을 증착한다.

그 다음, 도1e에 도시한 바와 같이 사진식각공정을 통해 상기 노출된 반도체 소자의 특정영역 주변부를 제외한 다결정실리콘(7), 산화막(6), 다결정실리콘(5), 산화막(4) 및 질화막(3)을 식각하여 커패시터의 일측전극의 형태를 갖추도록 한다.

그 다음, 도1f에 도시한 바와 같이 상기 다결정실리콘(5),(7)과의 식각비 차이를 이용한 습식식각으로 상기 산화막(6),(4) 및 질화막(3)을 모두 제거하여 표면적이 넓은 커패시터의 일측전극을 완성한다.

그 다음, 도1g에 도시한 바와 같이 상기 다결정실리콘(5),(7)으로 구성된 일측전극의 상부에 유전물질(8)과 다결정실리콘(9)을 순차적으로 증착하여 핀형 커패시터 제조를 완료하게 된다.

이와 같은 핀형 커패시터는 원하는 용량에 따라 다결정실리콘과 산화막을 교번하여 증착하는 공정의 회수를 늘려 커패시터전극의 표면적을 증가시켜 제조할 수 있으며, 좁은 면적에서 다양한 용량의 커패시터를 제조할 수 있는 효과가 있다.

그러나, 상기한 바와 같이 종래 커패시터 제조방법은 다수의 증착공정과 사진식각공정의 사용으로 복잡한 과정을 거쳐 제조비용이 증가하는 문제점과 아울러 다수의 식각공정에서 발생하는 식각부산물의 영향으로 수율이 감소하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 공정을 단순화하여 핀형 커패시터를 제조할 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1g는 종래 커패시터의 제조공정수순단면도.

도2a 내지 도2e는 본 발명 커패시터의 제조공정수순단면도.

도3은 패턴드 레이저 증착장비의 구성도.

도4a 및 도4b는 패턴드 레이저 증착 원리의 모식도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:층간절연막

3:질화막 4,6:산화막

5,7,9:다결정실리콘 8:유전물질

상기와 같은 목적은 반도체 소자가 형성된 기판의 상부에 층간절연막, 질화막, 제 1산화막을 증착하고 콘택홀을 형성하는 콘택홀 형성단계와; 상기 콘택홀과 그 주변부의 제 1산화막 상부에 핀형 커패시터의 일측전극을 형성하는 전극 형성단계와; 상기 제 1산화막, 질화막과 상기 커패시터의 일측전극에 포함되는 산화막을 식각하는 절연막 식각단계와; 상기 절연막 식각단계를 통해 전극 전체가 노출된 상기 커패시터의 일측전극 상부에 유전물질과 다결정실리콘을 증착하여 유전막과 커패시터의 타측전극을 형성하는 단계로 이루어지는 커패시터 제조방법에 있어서, 상기 전극 형성단계는 상기 콘택홀 형성단계에서 노출된 반도체 소자의 특정영역상부와 콘택홀 주변부의 제 1산화막에 제 1다결정실리콘을 증착하는 단계와; 상기 제 1다결정실리콘의 상부 주변부에 제 2산화막을 증착하는 단계와; 상기 제 1다결정실리콘의 중심부와 상기 제 2산화막의 상부에 제 2다결정실리콘을 증착하는 단계로 구성하여 일단 증착된 전극을 식각할 필요가 없도록 함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2e는 본 발명 커패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자의 특정영역이 형성된 기판(1)의 상부에 층간절연막(2), 질화막(3), 산화막(4)을 순차적으로 증착한 후, 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시키는 단계(도2a)와; 상기 반도체 소자의 특정영역상부와 콘택홀의 주변 산화막(4)의 상부에만 패턴드 레이저 증착법을 이용하여 정형화된 다결정실리콘(5)을 증착하는 단계(도2b)와; 패턴드 레이저 증착법을 이용하여 상기 정형화된 다결정실리콘(5)의 상부 주변부에 산화막(6)을 증착하고, 그 산화막(6)과 다결정실리콘(5)의 상부에 정형화된 다결정실리콘(7)을 증착하는 단계(도2c)와; 습식식각을 통해 산화막(6),(4) 및 질화막(3)을 모두 제거하는 단계(도2d)와; 상기 다결정실리콘(5),(7)의 상부에 유전물질(8)과 다결정실리콘(9)을 순차적으로 증착하는 단계(도2e)로 이루어진다.

이하, 상기와 같이 구성된 본 발명 커패시터 제조방법을 좀 더 상세히 설명하면 다음과 같다.

먼저, 도2a에 도시한 바와 같이 기판(1)에 모스 트랜지스터 등의 반도체 소자를 형성한 후, 그 기판(1)의 상부에 층간산화막(2), 질화막(3) 및 산화막(4)을 순차적으로 증착한다.

그리고, 사진식각공정을 통해 상기 산화막(4), 질화막(3) 및 층간산화막(2)의 일부를 식각하여 콘택홀을 형성하여 상기 기판(1)에 형성한 반도체 소자의 특정영역을 노출시킨다.

그 다음, 도2b에 도시한 바와 같이 상기 노출된 반도체 소자의 특정영역 및 콘택홀 주변부의 산화막(4) 상부에 패턴드 레이저를 인가한다. 이때, 사용되는 레이저 장비는 도2에 도시한 바와 같이 사용자가 대상을 현미경으로 관찰하며, 이는 비디오 카메라에 의해 녹화되고, 대상의 특정위치에 레이저를 인가하도록 구성되며, 레이저를 인가한 부분의 온도는 상승하고, 증착물질을 유입하는 경우 그 온도가 상승한 부분에만 증착이 이루어진다. 이러한 원리를 도4a 및 도4b에 도시하였다.

상기 레이저의 인가에 의해 온도가 상승한 반도체 소자의 특정영역 및 콘택홀 주변부의 산화막(4)에 다결정실리콘(5)이 증착된다. 이때, 다결정실리콘(5)의 증착조건은 SiH4또는 Si2H6와 PH3가스를 혼합한 분위기에서 다결정실리콘을 증착 하게 되며, 상기 SiH4는 50~5000 SCCM, PH3는 1~100 SCCM의 유량으로 흐르게 하며 이때의 압력은 10PASCAL~100Torr를 유지한다.

그 다음, 도2c에 도시한 바와 같이 상기 증착된 다결정실리콘(5)의 주변부에만 산화막(6)을 패턴드 레이저 증착법을 이용하여 증착하고, 상기 다결정실리콘(5)의 중심부와 상기 산화막(6)의 상부 전면에 다결정실리콘(6)을 증착 한다.

이때, 산화막(6)의 증착조건은 SiH4와 N2O를 혼합한 가스 분위기에서 증착하며, 이때 각 가스의 유량은 SiH4 1~1000 SCCM, N2O 1~1000 SCCM을 사용하며, 압력조건은 10Pascal~100Torr의 분위기에서 증착 한다.

그 다음, 도2d에 도시한 바와 같이 상기 산화막(4),(6) 및 질화막(3)을 선택적으로 식각하여 핀형 커패시터의 일측전극을 완성한다. 이때의 식각은 HF를 사용하는 습식식각이다.

그 다음, 도2e에 도시한 바와 같이 상기 다결정실리콘(5),(7)으로 이루어지는 일측전극의 상부에 유전물질(8)과 다결정실리콘(9)을 순차적으로 증착하여 핀형 커패시터의 제조공정을 완료하게 된다.

상기한 바와 같이 본 발명 커패시터 제조방법은 패턴드 레이저 증착법을 이용하여 커패시터의 일측 구조를 형성함으로써, 이후의 사진식각공정을 생략할 수 있어 공정단계가 단순해 비용이 절감하는 효과와 아울러 사진식각공정을 사용하지 않음으로써 식각 부산물의 발생으로 인한 반도체 소자의 수율 감소를 방지하는 효과가 있다.

Claims (3)

1. 반도체 소자가 형성된 기판의 상부에 층간절연막, 질화막 및 제 1산화막을 증착한 후, 상기 제 1산화막, 질화막 및 층간절연막에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 반도체 소자의 특정영역에 접속되는 제 1다결정실리콘을 형성하는 단계와; 패턴드 레이저 증착법을 이용하여 상기 제 1다결정실리콘의 상부에 그 제 1다결정실리콘의 중앙일부를 노출시키는 개구부를 갖는 제 2산화막을 증착하는 단계와; 상기 증착시 개구부를 갖는 제 2산화막의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 제 1다결정실리콘의 중앙부에 접속되며, 그 개구부 주변의 제 2산화막 일부에 위치하는 제 2다결정실리콘을 형성하는 단계와; 상기 제 2다결정실리콘과 제 1다결정실리콘의 사이에 위치하는 제 2산화막을 제거하는 단계로 이루어진 것을 특징으로 하는 커패시터 제조방법.
2. 제 1항에 있어서, 상기 제 1다결정실리콘 및 제 2다결정실리콘은 SiH4 50~5000 SCCM, PH3 1~100 SCCM의 가스 분위기와 10Pascal~100Torr의 압력 분위기에서 증착하는 것을 특징으로 하는 커패시터 제조방법.
3. 제 1항에 있어서, 상기 제 2산화막은 SiH4 1~1000 SCCM, N2O 1~1000 SCCM의 기체 분위기와 10Pascal~100Torr의 압력 분위기에서 증착하는 것을 특징으로 하는 커패시터 제조방법.

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