KR19990040547A - 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명에 따른 캐패시터의 형성 방법은 반도체기판에 형성된 불순물영역과 하부의 배선층을 포함하는 기판 상에 제 1 절연막을 형성하고 상기 제 1 절연막에 접촉홀을 형성하는 공정과, 상기 접촉홀에 전도성을 띈 물질로 플러그를 형성하는 공정과, 상기 제 1 절연막 및 플러그 상에 제 2 절연막을 형성하고 상부 배선을 형성하는 공정과, 상기 상부 배선을 덮도록 제 3 절연막을 형성하고 상기 제 3 절연막과 식각선택비가 다른 제 4 절연막을 형성하는 공정과, 상기 제 4 , 제 3, 제 2 절연막을 패터닝하여 상기 플러그 및 제 1 절연막의 소정부분을 노출시키는 공정과, 상기 패터닝된 제 4 절연막 상에 도전성의 물질을 증착하여 도전층을 형성하고, 상기 도전층 상에 제 5 절연막을 증착하고 에치백하는 공정과, 상기 도전층을 에치백하여 상기 제 4 절연막 상의 도전층만을 제거하는 공정과, 상기 제 5 및 제 4 절연막을 습식식각하여 제거하여 스토리지 전극을 노출시키는 공정과, 상기 스토리지 전극 상에 유전막을 형성하고 플레이트 전극을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 캐패시터는 스토리지 노드 콘택 및 스토리지 노드 형성공정이 없으므로 공정이 단순하고, 캐패시터 형성 후에 단차를 감소시키는 잇점이 있다.
Description
본 발명은 캐패시터 형성 방법에 관한 것으로서, 특히, 단차를 줄이고 공정을 단순화시킬 수 있는 캐패시터의 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 메모리 셀에 있어서도 캐패시터가 일정한 축전용량을 갖도록 축전용량을 증가시키기 위한 많은 연구가 진행되고 있다.
이러한 결과로 축전용량을 증가시키기 위해서 캐패시터의 유전막의 유전율을 증대시키거나 스토리지 전극의 구조를 적층(stack)하거나 또는 트렌치(trench)를 이용하여 3차원 구조로 형성하여 스토리지 전극의 표면적을 개선하는 연구가 진행되었다.
도 1a 내지 도 1e는 종래 기술에 따른 캐패시터 형성 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 기판(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 질화실리콘을 두껍게 증착하여 층간절연층인 제 1 절연층(13)을 형성하였다. 그리고, 상기 제 1 절연층(13)을 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 상기 기판(11)의 소정 부분이 노출되도록 접촉홀을 형성하고, 상기 접촉홀에 불순물이 도핑된 다결정실리콘과 같은 도전 물질을 채워서 제 1 다결정실리콘층(15)을 형성한다. 상기에서 제 1 다결정실리콘층(15)은 플러그로 사용되고, 기판(11)은 반도체기판에 형성된 불순물영역 및 하부의 배선층을 포함한다.
그리고, 도 1b와 같이 상기 제 1 절연층(13) 및 제 1 다결정실리콘층(15) 상에 CVD 방법으로 산화물질을 증착하여 제 2 절연층(17)을 형성하고, 비트 라인(Bit line : 도시되지 않음)을 형성한다. 상기 비트 라인을 형성한 후 층간절연막으로 산화물 또는 질화물을 두껍게 증착하여 제 3 절연층(19)을 형성한다. 상기 제 3 절연층(19) 상에 포토레지스트(Photoresist : 21)를 도포하고, 노광 및 현상하여 상기 제 1 다결정실리콘층(15)과 대응하는 부분의 포토레지스트(21)를 제거하여 마스크로 사용될 제 1 포토레지스트층(21)을 형성한다.
그런 후에, 도 1c에 나타낸 바와 같이 상기 잔류하는 제 1 포토레지스트층(21)을 마스크로 사용하여 상기 제 1 다결정실리콘층(15)과 대응하는 제 3 및 제 2 절연층(19)(17)을 이방성식각하여 스토리지 노드 콘택(Storage node contact)을 형성하고 상기 스토리지 노드 콘택이 형성된 제 3 절연층(19) 및 제 1 다결정실리콘층(15) 상에 불순물이 도핑된 다결정실리콘과 같은 도전물질을 증착하고 에치백(Etch back)하여 상기 스토리지 노드 콘택을 채워 제 2 다결정실리콘층(23)으로 이루어진 스토리지 노드를 형성한다. 상기 제 2 다결정실리콘(23)으로 평탄화된 상기 제 3 절연층(19) 상에 식각정지층으로 사용하기 위해 식각선택비가 다른 물질을 CVD 방법으로 증착하여 제 4 절연층(25)을 형성하고, 상기 제 4 절연층(25) 상에 상기 제 4 절연층(25)과 식각선택비가 다른 절연물, 예를 들어 상기 제 4 절연층(25)으로 질화실리콘을 사용하였다면 질화실리콘과 식각선택비가 다른 산화물을 증착하여 실린더를 형성하기 위한 제 5 절연층(27)을 두껍게 형성한다. 상기 제 5 절연층(27) 상에 제 2 포토레지스트(29)를 도포하고, 노광 및 현상하여 상기 제 2 다결정실리콘(23)과 대응하는 부분에 넓게 패턴을 형성한다.
그리고, 도 1d와 같이 상기 잔류하는 제 2 포토레지스트(29)를 마스크로 사용하여 상기 제 5 및 제 4 절연층(27)(25)을 순차적으로 이방성식각하여 상기 제 2 다결정실리콘층(23) 및 제 3 절연층(19)의 소정 부분을 노출시킨다. 그런 후, 상기 패터닝된 제 5 절연층(27)을 덮도록 불순물이 도핑된 다결정실리콘과 같은 도전성 물질을 CVD 방법으로 증착하여 제 3 다결정실리콘층(31)을 형성하고, 상기 제 3 다결정실리콘층(31) 상에 상기 제 5 절연층(27)과 식각선택비가 같은 물질을 도포하고, 에치백하여 상기 제 3 다결정실리콘층(31)의 홈에 제 6 절연층(32)을 형성한다.
그리고, 도 1e에 나타낸 바와 같이 상기 제 3 다결정실리콘층(31)을 에치백한 후, 상기 제 6 및 제 5 절연층(32)(27)을 습식식각하여 제거하면 크라운(Crown)형 캐패시터의 스토리지 전극이 형성된다. 상기에서 제 6 절연층(32)은 상기 제 3 다결정실리콘층(31)을 에치백할 때, 제 5 절연층(27) 상의 제 3 다결정실리콘층(31)만을 선택적으로 제거하기 위해 형성하였고, 상기 제 4 절연층(25)은 상기 제 5 절연층(27)과 식각선택비가 다르기 때문에 상기 제 6 및 제 5 절연층(32)(27)의 습식식각 시에 식각정지층으로 사용된다.
이후 공정으로는 도면에 도시되지 않았지만, 상기 크라운 형의 스토리지 전극 상에 유전체층 및 플레이트 전극을 형성하여 캐패시터 형성 공정을 완료한다.
그러나, 상술한 바와 같은 종래의 캐패시터는 플러그 및 스토리지 전극으로 인해 이후에 셀영역과 페리영역에 극심한 단차가 형성되는 문제가 발생하였다.
따라서, 본 발명의 목적은 단차를 개선하고 공정을 단순화시키는 캐패시터의 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터의 형성 방법은 반도체기판에 형성된 불순물영역과 하부의 배선층을 포함하는 기판 상에 제 1 절연막을 형성하고 상기 제 1 절연막에 접촉홀을 형성하는 공정과, 상기 접촉홀에 전도성을 띈 물질로 플러그를 형성하는 공정과, 상기 제 1 절연막 및 플러그 상에 제 2 절연막을 형성하고 상부 배선을 형성하는 공정과, 상기 상부 배선을 덮도록 제 3 절연막을 형성하고 상기 제 3 절연막과 식각선택비가 다른 제 4 절연막을 형성하는 공정과, 상기 제 4 , 제 3, 제 2 절연막을 패터닝하여 상기 플러그 및 제 1 절연막의 소정 부분을 노출시키는 공정과, 상기 패터닝된 제 4 절연막 상에 도전성의 물질을 증착하여 도전층을 형성하고, 상기 도전층 상에 제 5 절연막을 증착하고 에치백하는 공정과, 상기 도전층을 에치백하여 상기 제 4 절연막 상의 도전층만을 제거하는 공정과, 상기 제 5 및 제 4 절연막을 습식식각하여 제거하여 스토리지 전극을 노출시키는 공정과, 상기 스토리지 전극 상에 유전막을 형성하고 플레이트 전극을 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 캐패시터 형성 방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 캐패시터 형성 방법을 도시하는 공정도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
41 : 기판 45 : 플러그
49 : 식각정지층 55 : 스토리지 전극
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 캐패시터 형성 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 기판(41) 상에 CVD 방법으로 산화실리콘 또는 질화실리콘을 두껍게 증착하여 층간절연막인 제 1 절연층(43)을 형성한다. 그리고, 상기 제 1 절연층(43)을 포토리쏘그래피 방법으로 패터닝하여 상기 기판(41)의 소정 부분이 노출되도록 접촉홀을 형성하고, 상기 접촉홀에 불순물이 도핑된 다결정실리콘과 같은 도전 물질을 증착하여 제 1 다결정실리콘층(45)을 형성하고, 상기 제 1 다결정실리콘층(45)을 에치백하여 상기 제 1 절연층(43)과 평탄하게 한다. 상기에서 제 1 절연층(43)의 접촉홀에 형성된 제 1 다결정실리콘층(45)은 플러그가 되고, 상기 기판(41)은 반도체기판에 형성된 불순물영역 및 하부의 배선층을 포함한다.
그리고, 도 2b와 같이 상기 제 1 절연층(43) 및 상기 제 1 절연층(43)과 평탄화를 이룬 제 1 다결정실리콘층(45) 상에 제 2 절연막(47)을 형성하고, 비트 라인(단면에는 도시되지 않음)을 형성한다. 상기 비트 라인의 캡절연막 및 그 측벽은 질화물로 형성하고 다시 상기 비트 라인 상에 질화물을 이용하여 제 3 절연막(49)을 형성한다. 여기서 제 3 절연막(49)은 층간절연 및 식각정지층으로 사용된다. 상기 제 3 절연막(49) 상에 스토리지의 실린더를 형성하기 위한 두꺼운 제 4 절연막(51)을 상기 제 3 절연막(49)과 식각선택비가 다른 산화막을 CVD 방법으로 형성한다. 그런 후에, 상기 제 4 절연막(49) 상에 포토레지스트(53)를 도포한 후, 노광 및 현상하여 상기 플러그로 사용되는 제 1 다결정실리콘층(45)과 대응하는 부분의 포토레지스트(53)를 제거하여 넓게 패턴을 형성한다.
도 2c에 나타낸 바와 같이, 상기 잔류하는 포토레지스트(53)를 마스크로 사용하여 상기 제 4, 제 3, 제 2 절연막(51)(49)(47)을 순차적으로 이방성식각하여 상기 제 1 다결정실리콘(45)과 제 1 절연막(43)의 소정 부분을 노출시킨다. 그런 후, 상기 패터닝된 제 4 절연층(51)을 덮도록 불순물이 도핑된 다결정실리콘과 같은 도전성 물질을 CVD 방법으로 증착하여 제 2 다결정실리콘층(55)을 형성하고, 상기 제 2 다결정실리콘층(55) 상에 상기 제 4 절연층(51)과 식각선택비가 같은 물질을 도포하고, 에치백하여 상기 제 2 다결정실리콘층(55)의 홈에 제 5 절연층(57)을 채운다.
그리고, 도 2d에 나타낸 바와 같이 상기 제 2 다결정실리콘층(55)을 에치백한 후, 상기 제 5 및 제 4 절연층(57)(51)을 습식식각하여 제거하면 크라운(Crown)형 캐패시터의 스토리지 전극이 형성된다. 상기에서 제 5 절연층(57)은 상기 제 2 다결정실리콘층(55)을 에치백할 때, 제 4 절연층(51) 상의 제 2 다결정실리콘층(55)만을 선택적으로 제거하기 위해, 즉 상기 제 1 다결정실리콘층(45) 및 소정의 노출된 제 1 절연막(43) 상의 제 2 다결정실리콘(55)을 보호하기 위해 형성하였고, 상기 제 3 절연층(49)은 상기 제 4 절연층(51)과 식각선택비가 다르기 때문에 상기 제 5 및 제 4 절연층(57)(51)의 습식식각 시에 식각정지층으로 사용된다.
이후 공정으로는 도면에 도시되지 않았지만, 상기 크라운형 스토리지 전극 상에 유전체층 및 플레이트 전극을 형성하여 캐패시터 형성 공정을 완료한다.
상술한 바와 같이, 본 발명에서는 단차를 줄이고 공정을 간단히 하기 위해 스토리지 노드 콘택을 형성하는 공정과, 스토리지 노드를 형성하지 않았다.
따라서, 본 발명에 따른 캐패시터는 스토리지 노드 콘택 및 스토리지 노드 형성 공정이 없으므로 공정이 단순하고, 캐패시터 형성 후에 단차를 감소시키는 잇점이 있다.
Claims (2)
- 반도체기판에 형성된 불순물영역과 하부의 배선층을 포함하는 기판 상에 제 1 절연막을 형성하고 상기 제 1 절연막에 접촉홀을 형성하는 공정과,상기 접촉홀에 전도성을 띈 물질로 플러그를 형성하는 공정과,상기 제 1 절연막 및 플러그 상에 제 2 절연막을 형성하고 상부 배선을 형성하는 공정과,상기 상부 배선을 덮도록 제 3 절연막을 형성하고 상기 제 3 절연막과 식각선택비가 다른 제 4 절연막을 형성하는 공정과,상기 제 4 , 제 3, 제 2 절연막을 패터닝하여 상기 플러그 및 제 1 절연막의 소정 부분을 노출시키는 공정과,상기 패터닝된 제 4 절연막 상에 도전성의 물질을 증착하여 도전층을 형성하고, 상기 도전층 상에 제 5 절연막을 증착하고 에치백하는 공정과,상기 도전층을 에치백하여 상기 제 4 절연막 상의 도전층만을 제거하는 공정과,상기 제 5 및 제 4 절연막을 습식식각하여 제거하여 스토리지 전극을 노출시키는 공정과,상기 스토리지 전극 상에 유전막을 형성하고 플레이트 전극을 형성하는 공정을 구비하는 캐패시터 형성 방법.
- 청구항 1에 있어서 상기 제 4 및 제 5 절연막은 산화막으로 형성하고, 상기 제 3 절연막은 질화막으로 형성하는 캐패시터의 형성 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20080102 Year of fee payment: 9 |
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