KR100680959B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 스토리지 노드 전극의 주상구조로 인한 식각액 침투에 기인된 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다. 본 발명은, 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계; 상기 기판 전면 상에 캡산화막을 형성하는 단계; 상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계; 상기 노출된 스토리지 노드 콘택 표면에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막을 포함한 홀 표면 상에 금속막 증착 및 이에 대한 어닐링 공정을 반복 수행해서 다층 구조의 스토리지 노드 전극를 형성하는 단계; 및 상기 스토리지 노드 전극 상에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함한다.
Description
도 1은 종래의 캐패시터의 문제점을 설명하기 위한 사진.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 형성을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 11: 층간절연막
12: 스토리지 노드 콘택 13: 실리콘 질화막
14: 캡산화막 15: 홀
16: 베리어 금속막 17: 스토리지 노드 전극
18: 유전막 19: 플레이트 전극
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 는, 스토리지 노드 전극의 주상구조로 인한 식각액 침투에 기인된 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근, 반도체 메모리 소자의 디자인 룰(Design rule)이 작아짐에 따라 셀 크기는 계속해서 감소되고 있고, 이에 따라, 소망하는 충전용량을 확보하기 위해서 캐패시터의 높이, 즉, 전극 높이는 계속해서 높아지고, 캐패시터 유전막의 두께는 더욱 얇아지고 있는 추세이다. 이것은 충전용량이 전극 면적 및 유전막의 유전율에 비례하고 전극간 간격에 해당하는 유전막의 두께에 반비례하기 때문이다. 특히, 전극 높이의 증가는 한계가 있으므로, 충분한 충전용량을 확보하기 위한 연구는 유전막의 두께를 감소시키는 방향 및 새로운 유전막을 개발하는 방향으로 진행되고 있다.
또한, 충분한 충전용량을 확보하기 위한 연구는 유전막 자체의 개발 뿐만 아니라, 사용하는 전극 물질이 폴리실리콘에서 금속으로 변화하는 추세이다. 이것은 폴리실리콘의 경우는 표면의 자연산화막으로 인해 유전막의 두께 감소에 한계가 있기 때문이다.
그러나, 금속전극을 사용할 경우, 금속 재료의 특성인 결정립이 발달하고, 예컨대, TiN의 경우는 주상 구조(columnar structure)로 성장하여 표면이 거칠 뿐만 아니라 발달된 결정립 계면 또는 막의 결점 등을 통해 습식각 용액이 침투하게 된다. 따라서 TiN막을 단일막으로 형성하게 되면, 도 1에 도시한 바와 같이, 후속 세정공정에서, 전극 하부 구조, 즉, TiN 스토리지 노드 전극과 폴리실리콘 스토리지 노드 콘택간 계면 저항을 낮추기 위해 형성한 TiSix가 세정용액에 어택(attack) 을 받게 되는 현상이 발생된다. 이는 결과적으로 콘택 저항을 증가시키고, 디램 동작이 안되는 불량으로 이어져, 특성 및 수율 저하로 이어지게 된다.
결국, 스토리지 전극 물질로서 금속을 이용할 경우에는 후속 세정공정시 세정용액 침투에 의해 스토리지 노드 전극 하부에 있는 TiSiX의 손실 및 그에 따른 특성 수율 저하를 반드시 해결해야만 한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 금속 스토리지 노드 전극 형성시의 세정용액 침투에 의해 특성 및 수율 저하를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은, 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계; 상기 기판 전면 상에 캡산화막을 형성하는 단계; 상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계; 상기 노출된 스토리지 노드 콘택 표면에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막을 포함한 홀 표면 상에 금속막 증착 및 이에 대한 어닐링 공정을 반복 수행해서 다층 구조의 스토리지 노드 전극을 형성하는 단계; 및 상기 스토리지 노드 전극 상에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함한다.
상기 다층 구조의 스토리지 노드 전극을 형성하기 위한 금속막 증착 및 이에 대한 어닐링 공정의 반복 수행은 동일 챔버 내에서 진행한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 형성을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 공지된 공정에 따라 트랜지스터 및 비트라인을 포함한 소정의 하부 패턴들(도시안함)이 형성되고, 이러한 하부 패턴들을 덮도록 층간절연막(11)이 형성된 반도체 기판(10)을 마련한다. 그런 다음, 상기 층간절연막(11)을 식각하여 기판 접합영역 또는 랜딩플러그폴리를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 폴리실리콘막을 매립시켜 스토리지 노드 콘택(12)을 형성한다.
다음으로, 상기 스토리지 노드 콘택(12)을 포함한 층간절연막(11) 상에 식각정지막으로서 실리콘 질화막(13)을 증착한 후, 상기 실리콘 질화막(13) 상에 캡산화막(14)을 증착한다. 이때, 상기 캡산화막(14)은 소망하는 충전용량을 얻기 위한 전극 높이에 해당하는 두께로 증착함이 바람직하다. 그리고 상기 캡산화막(14)은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막 또는, BPSG(Boron phosphorous Silicate Glass)막 또는, PSG(Phosphorous Silicate Glass)막 선택되는 어느 하나의 막 또는 이중막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 공지의 공정에 따라 실리콘 질화막(13)을 식각정지막으로 이용해서 1차로 캡산화막(14)을 식각하고, 연이어, 상기 캡산화막(14)이 식각되어 노출된 실리콘 질화막 부분을 식각하여 스토리지 노드 콘택(12)을 노출시키는 홀(15)을 형성한다. 그런 다음, 노출된 스토리지 노드 콘택(12) 표면에 스토리지 노드 콘택 물질인 폴리실리콘과 오믹 콘택을 이루는 베리어 금속막(16)을 형성한다.
도 2c를 참조하면, 상기 베리어 금속막(16)을 포함한 홀(15) 표면 상에 금속막, 예컨대, TiN막을 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)방식으로 증착하고, 이에 대한 어닐링 공정을 실시한다. 상기 금속막으로는 TiN막 외에도 WN막 또는, Ru막 또는, RuO막을 사용할 수 있다. 상기한 TiN막 증착 및 이에 대한 어닐링 공정을 반복 수행해서 다층 구조의 TiN막을 형성하고, CMP(Chemical Mechanical Polishing) 또는 에치백(Etchback) 공정으로 캡산화막 상의 TiN막을 제거하여 스토리지 노드 전극(17)을 형성한다. 상기 다층 구조의 스토리지 노드 전극을 형성하기 위한 금속막 증착 및 이에 대한 어닐링 공정의 반복 수행은 동일 챔버 내에서 진행한다.
도 2d를 참조하면, 상기 스토리지 노드 전극(17)을 형성한 후, 딥-아웃 공정을 진행하여 캡산화막을 모두 제거하고, 상기 스토리지 노드 전극(17) 상에 유전막(18)과 플레이트 전극을 차례로 형성하여 실린더형 캐패시터를 형성한다.
도 2e를 참조하면, 본 발명의 다른 실시예로 도 2c의 스토리지 노드 전극(17) 형성까지는 동일하게 형성하고 스토리지 노드 전극(17) 형성후, 세정공정을 거쳐 유전막((18)과 플레이트 전극(19)을 형성하여 컨캐이브 구조를 형성한다.
여기서, 스토리지 노드 전극을 다층 구조로 형성함으로써, 주상 경계 길이(columnar boundary length)를 증가시켜 TiN막의 주상구조로 인해 후속 딥-아웃 및 세정공정 진행 시 세정용액이 스토리지 노드 전극 하부로 침투하는 것을 효과적으로 억제할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 스토리지 노드 전극을 다층 구조로 형성하여, 다층 구조내 주상 경계를 끊어줌으로써, 주상 경계 길이(columnar boundary length)를 증가시켜 TiN막의 주상구조로 인해 세정공정 진행 시 세정용액이 스토리지 노드 전극 하부로 침투하는 것을 효과적으로 억제할 수 있다. 따라서, 스토리지 노드 전극 하부의 배리어 금속막이 소실되어 콘택저항이 증가되는 것을 방지할 수 있는바, 소자의 특성을 향상시킬 수 있다.
Claims (4)
- 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계;상기 기판 전면 상에 캡산화막을 형성하는 단계;상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계;상기 노출된 스토리지 노드 콘택 표면에 베리어 금속막을 형성하는 단계;상기 베리어 금속막을 포함한 홀 표면 상에 금속막 증착 및 이에 대한 어닐링 공정을 반복 수행해서 다층 구조의 스토리지 노드 전극을 형성하는 단계; 및상기 스토리지 노드 전극 상에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 다층 구조의 스토리지 노드 전극을 형성하기 위한 금속막 증착 및 이에 대한 어닐링 공정의 반복 수행은 동일 챔버 내에서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 스토리지 노드 전극을 TiN막 또는, WN막 또는, Ru막 또는, RuO막 중 어느 하나를 선택하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 스토리지 노드 전극은 CVD 또는 PECVD 방식을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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