KR100606382B1 - 엠피에스를 이용한 실린더형 캐패시터 형성 방법 및 그를구비하는 반도체 소자 - Google Patents

Abstract

본 발명은 캐패시턴스를 확보하면서 MPS 표면적 증가에 따라 이웃하는 셀의 캐패시터가 연결되거나 캐패시터 하부전극이 무너지는 것을 효과적으로 억제할 수 있는 MPS를 이용한 실린더형 캐패시터 전극 형성 방법 및 그를 구비하는 반도체 소자에 관한 것으로, 폴리실리콘막의 도핑 농도 차이에 따라 MPS 성장 크기가 차이나는 것을 이용하여, 셀 캐패시터 형성시 서로 다른 농도의 폴리실리콘층을 2층으로 형성하여 MPS의 크기를 차등제어 한다. MPS의 크기는 폴리실리콘막의 도핑 농도에 반비례하므로, 본 발명에서는 실린더형 전극 내벽에는 상대적으로 도핑 농도가 낮은 폴리실리콘막을 형성하여 MPS를 크게 성장시키고 외벽에는 도핑 농도가 높은 폴리실리콘막을 형성하여 MPS를 작게 성장시킴으로써 이웃하는 셀간의 연결 및 무너짐을 방지한다.

실린더형 캐패시터, 하부전극, MPS, 농도차, 연결, 무너짐

Description

엠피에스를 이용한 실린더형 캐패시터 형성 방법 및 그를 구비하는 반도체 소자{Method for forming capacitor electrode by using MPS and semiconductor device having the same}

도1은 종래 반도체 소자 제조 기술에 따라 형성된 MPS 실린더형 캐패시터 전극을 보이는 공정 단면도,

도2a 내지 도2e는 본 발명의 실시예에 따른 MPS 실린더형 캐패시터 전극 형성 공정 단면도.

*도면의 주요부분에 대한 도면 부호의 설명*

31: 고도핑 폴리실리콘막 32: 저도핑 폴리실리콘막

33A, 33B: MPS

본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 MPS를 이용하는 캐패 시터에 관한 것이다.

소자의 집적도 향상에 따른 캐패시턴스 확보를 위하여 캐패시터 전극 표면에 반구형상을 갖는 MPS(metastable poly silicon)을 형성하는 기술이 이용되고 있다.

도1은 소자분리막(11) 형성이 완료된 반도체 기판(10)에 게이트 산화막(12), 게이트 전극(13) 및 접합영역(14)으로 이루어지는 트랜지스터를 형성하고, 제1 층간절연막(15)을 형성하고, 제1 층간절연막(15)을 통하여 트랜지스터와 연결되는 비트라인(16)을 형성한 다음, 제2 층간절연막(17)을 형성하고, 제2 층간절연막(17) 및 제1 층간절연막을 통하여 트랜지스터와 연결되며 그 표면에 MPS(19)가 성장된 캐패시터의 실린더형 하부전극(18)을 형성한 것을 보이고 있다.

캐패시턴스 증가를 위하여 MPS(19)를 크게 형성할 경우 셀 사이의 공간부족으로 도1의 'A'와 같이 이웃하는 셀의 캐패시터가 서로 연결되며, MPS가 과도하게 성장될 경우에는 'B'와 같이 캐패시터의 하부전극(18) 측벽이 부러지는 현상이 발생한다. 이와 같이 하부전극 측벽(18)이 부러지면 캐패시턴스가 감소됨은 물론 오염원(particle source)으로 작용하여 소자의 제조 수율 향상에 걸림돌이 되고 있다.

전술한 문제를 해결하기 위하여 MPS를 작게 성장시키면 표면적 감소에 따른 캐패시턴스의 용량 부족으로 DRAM 소자 등에서는 리프레쉬(refresh) 특성의 열화가 발생한다.

상기와 같은 문제점을 해결하기 위한 본 발명은 캐패시턴스를 확보하면서 MPS 표면적 증가에 따라 이웃하는 셀의 캐패시터가 연결되거나 캐패시터 하부전극이 무너지는 것을 효과적으로 억제할 수 있는 MPS를 이용한 실린더형 캐패시터 전극 형성 방법 및 그를 구비하는 반도체 소자를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 실린더형 캐패시터 전극 형성 방법에 있어서, 반도체 기판 상에 형성된 희생막을 선택적으로 식각하여 상기 실린더형 캐패시터 전극과 상기 반도체 기판을 연결하는 전도막을 노출시키는 단계와, 상기 전도막이 노출된 전체 구조 상에 제1 농도로 도핑된 제1 폴리실리콘막을 제1 두께로 형성하는 단계와, 상기 제1 폴리실리콘막 상에 상기 제1 농도보다 농도가 낮은 제2 농도로 도핑된 제2 폴리실리콘막을 상기 제1 두께보다 두꺼운 제2 두께로 형성하는 단계와, 상기 희생막이 노출될 때까지 상기 제2 폴리실리콘막 및 상기 제1 폴리실리콘막을 연마하는 단계와, 상기 희생막을 제거하여 그 외벽이 상기 제1 폴리실리콘막으로 이루어지고 그 내벽이 상기 제2 폴리실리콘막으로 이루어지는 실린더형 캐패시터 전극을 노출시키는 단계와, MPS 성장공정을 실시하여 상기 제1 및 제2 폴리실리콘막 표면에 상기 제1 폴리실리콘막 표면에서보다 상기 제2 폴리실리콘막 표면에서 더 큰 크기를 갖는 MPS를 형성하는 단계를 포함하는 실린더형 캐패시터 전극 형성 방법을 제공한다.

또한, 상기 목적을 달성하기 위한 본 발명은 반도체 소자에 있어서, 그 외벽이 제1 농도로 도핑되고 제1 두께를 갖는 제1 폴리실리콘막으로 이루어져 상기 외벽 표면에 제1 크기의 MPS가 형성되고, 그 내벽이 상기 제1 농도보다 낮은 제2 농도로 도핑되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 폴리실리콘막으로 이루어져 상기 내벽 표면에 상기 제1 크기보다 큰 제2 크기의 MPS가 형성된 실린더형 캐패시터 전극을 포함하는 반도체 소자를 제공한다.

본 발명은 폴리실리콘막의 도핑 농도 차이에 따라 MPS 크기가 차이나는 것을 이용하여, 셀 캐패시터 형성시 서로 다른 농도의 폴리실리콘층을 2층으로 형성하여 MPS 성장 크기를 차등제어 한다. MPS의 크기는 폴리실리콘막의 도핑 농도에 반비례하므로, 본 발명에서는 실린더형 전극 내벽에는 상대적으로 도핑 농도가 낮은 폴리실리콘막을 형성하여 MPS를 크게 성장시키고 외벽에는 도핑 농도가 높은 폴리실리콘막을 형성하여 MPS를 작게 성장시킴으로써 이웃하는 셀간의 연결 및 무너짐을 방지한다. MPS 성장 크기에 따라 실린더형 전극 내벽을 이루는 폴리실리콘막은 상대적으로 두껍게 형성하고, 외벽을 이루는 폴리실리콘막은 상대적으로 얇게 형성한다.

본 발명은 실린더형 캐패시터 전극의 내벽과 외벽에 도핑 농도가 각기 다른 폴리실리콘층을 증착하여 동일한 MPS 성장 조건하에서도 실린더 내벽과 외벽에 성장되는 MPS 크기를 다르게 하여 캐패시턴스는 확보하면서도 이웃하는 셀의 캐패시터가 연결되는 것을 효과적으로 억제하고 전극의 무너짐을 방지할 수 있다.

이하, 도2a 내지 도2e를 참조하여 본 발명의 실시예에 따른 MPS 실린더형 캐패시터 전극 형성 방법을 설명한다.

먼저 도2a에 도시한 바와 같이 소자분리막(21) 형성이 완료된 반도체 기판(20)에 게이트 산화막(22), 게이트 전극(23) 및 접합영역(24)으로 이루어지는 트랜지스터를 형성하고, 제1 층간절연막(25)을 형성하고, 제1 층간절연막(25)을 통하여 트랜지스터와 연결되는 비트라인(26)을 형성한 다음, 제2 층간절연막(27) 및 식각정지층(28)을 형성하고, 식각정지층(28) 및 제2 층간절연막(27)을 선택적으로 식각하여 트랜지스터와 연결되는 콘택 플러그(29)를 형성한다. 이어서, 전체 구조 상에 희생절연막(30)을 형성하고 포토레지스트 패턴(PR)을 식각마스크로 이용하여 희생절연막(30)을 선택적으로 식각해서 콘택 플러그(30)를 노출시키는 개구부를 형성한다. 상기 희생절연막(30) 식각 과정에서 식각정지층(28)은 그 하부의 제2 층간절연막(28)이 손상되는 것을 방지한다.

다음으로 도2b에 도시한 바와 같이, 전체 구조 상에 상대적으로 농도가 높으며 얇은 고도핑 폴리실리콘막(31)과 농도가 낮으며 두꺼운 저도핑 폴리실리콘막(32)을 차례로 증착한다.

이어서 도2c에 도시한 바와 같이, 저도핑 폴리실리콘막(32) 및 고도핑 폴리실리콘막(31)을 희생절연막(30)이 노출될 때까지 화학적기계적 연마하여 제거한다.

다음으로 도2d에 도시한 바와 같이, 습식식각으로 희생절연막(30)을 제거하여 그 내벽은 상대적으로 두꺼운 저도핑 폴리실리콘막(32)으로 이루어지고 그 외벽은 상대적으로 얇은 고도핑 폴리실리콘막(31)으로 이루어지는 실린더형 하부전극을 형성한다. 상기 희생절연막(30) 제거 과정에서 식각정지층(28)은 그 하부의 제2 층간절연막(28)이 손상되는 것을 방지한다.

이어서 도2e에 도시한 바와 같이, MPS 성장 공정을 실시하여 실린더의 내벽 을 이루는 저도핑 폴리실리콘막(32) 상대적으로 큰 MPS(33A)를 형성하고, 외벽을 이루는 고도핑 폴리실리콘막(32)에는 작은 MPS(33B)를 형성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 실린더형 캐패시터 전극에 형성되는 MPS의 크기를 차등있게 형성하여 MPS 성장에 의한 셀간 캐패시터의 연결을 방지하고, 전극의 무너짐을 방지할 수 있다. 이에 따라, 확보된 캐패시턴스 용량으로 DRAM 소자의 리프레쉬 특성을 향상시킬 수 있고, 공정 여유도를 증가시킬 수 있으며 소자의 집적도를 높일 수 있다.

Claims (4)

1. 실린더형 캐패시터 전극 형성 방법에 있어서,

   반도체 기판 상에 형성된 희생막을 선택적으로 식각하여 상기 실린더형 캐패시터 전극과 상기 반도체 기판을 연결하는 전도막을 노출시키는 단계;

   상기 전도막이 노출된 전체 구조 상에 제1 농도로 도핑된 제1 폴리실리콘막을 제1 두께로 형성하는 단계;

   상기 제1 폴리실리콘막 상에 상기 제1 농도보다 농도가 낮은 제2 농도로 도핑된 제2 폴리실리콘막을 상기 제1 두께보다 두꺼운 제2 두께로 형성하는 단계;

   상기 희생막이 노출될 때까지 상기 제2 폴리실리콘막 및 상기 제1 폴리실리콘막을 연마하는 단계;

   상기 희생막을 제거하여 그 외벽이 상기 제1 폴리실리콘막으로 이루어지고 그 내벽이 상기 제2 폴리실리콘막으로 이루어지는 실린더형 캐패시터 전극을 노출시키는 단계; 및

   MPS 성장공정을 실시하여 상기 제1 및 제2 폴리실리콘막 표면에 상기 제1 폴리실리콘막 표면에서보다 상기 제2 폴리실리콘막 표면에서 더 큰 크기를 갖는 MPS를 형성하는 단계

   를 포함하는 실린더형 캐패시터 전극 형성 방법.
2. 삭제
3. 반도체 소자에 있어서,

   그 외벽이 제1 농도로 도핑되고 제1 두께를 갖는 제1 폴리실리콘막으로 이루어져 상기 외벽 표면에 제1 크기의 MPS가 형성되고,

   그 내벽이 상기 제1 농도보다 낮은 제2 농도로 도핑되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 폴리실리콘막으로 이루어져 상기 내벽 표면에 상기 제1 크기보다 큰 제2 크기의 MPS가 형성된 실린더형 캐패시터 전극

   을 포함하는 반도체 소자.
4. 삭제

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