KR20000052343A - 반구형 그레인 커패시터 및 그 형성방법 - Google Patents

반구형 그레인 커패시터 및 그 형성방법 Download PDF

Info

Publication number
KR20000052343A
KR20000052343A KR1019990044301A KR19990044301A KR20000052343A KR 20000052343 A KR20000052343 A KR 20000052343A KR 1019990044301 A KR1019990044301 A KR 1019990044301A KR 19990044301 A KR19990044301 A KR 19990044301A KR 20000052343 A KR20000052343 A KR 20000052343A
Authority
KR
South Korea
Prior art keywords
lower electrode
hsg
hemispherical
amorphous silicon
electrode
Prior art date
Application number
KR1019990044301A
Other languages
English (en)
Other versions
KR100363083B1 (ko
Inventor
김명철
신현보
김진원
황기현
박재영
구본영
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990044301A priority Critical patent/KR100363083B1/ko
Priority to TW089100054A priority patent/TW454336B/zh
Priority to JP2000007172A priority patent/JP3763714B2/ja
Priority to US09/487,740 priority patent/US6385020B1/en
Priority to DE10002315A priority patent/DE10002315A1/de
Publication of KR20000052343A publication Critical patent/KR20000052343A/ko
Application granted granted Critical
Publication of KR100363083B1 publication Critical patent/KR100363083B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 커패시터 하부전극의 표면의 적어도 일부 상에 반구형 그레인(HSG)이 형성된 HSG 커패시터 및 그 형성방법에 관한 것이다. 본 발명의 커패시터는, 그 하부전극을 불순물의 도핑 농도가 높은 비정질 실리콘층과 불순물의 도핑 농도가 낮은 비정질 실리콘층의 적어도 2 이상의 서로 다른 도핑 농도를 가지는 비정질 실리콘층으로 형성하고, HSG를 성장시킴으로써 하부전극의 위치에 따라 표면에 형성된 HSG의 크기를 조절할 수 있도록 한 것을 특징으로 한다.
본 발명에 따르면, HSG의 크기를 조절함으로써 하부전극간 브리지를 예방할 수 있고, 또한, 실린더형 하부전극의 내경이 작아짐에 따라 생기는 HSG 겹침 문제를 해결할 수 있으며, 웨이퍼 전체적으로 커패시턴스를 균일하게 할 수 있으며, 기계적인 강도 면에서도 우수한 실린더형 하부전극을 얻을 수 있다.

Description

반구형 그레인 커패시터 및 그 형성방법{Hemispherical grain capacitor and forming method thereof}
본 발명은 반도체 소자의 커패시터 및 그 형성방법에 관한 것으로, 특히 반구형 그레인(hemispherical grain, 이하 HSG라 한다) 커패시터 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 그에 따라 커패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 좁은 면적 상에 높은 커패시턴스를 가지는 커패시터를 형성하기 위해, 유전체막의 박막화 방법, 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하거나 전극 표면에 HSG를 성장시켜 전극의 유효표면적을 늘리는 방법 등이 제안되었다.
이중 본 발명은 하부전극 표면에 HSG를 성장시켜 전극의 유효표면적을 넓힌 커패시터에 관한 것으로, 이러한 HSG 커패시터의 기본적인 구조와 형성방법은 미국 특허 US 5,597,756호 등에 나타나 있다. 실리콘 하부전극 상에 HSG를 성장시키는 방법으로는, 비정질 실리콘으로 이루어진 하부전극을 형성한 후 실란계 가스를 시드(seed) 가스로 주입하고 진공상태에서 이 시드 주위로 실리콘 원자를 이동(migration)시켜 HSG를 성장시키거나, 불순물이 도핑된 비정질 실리콘을 증착하면서 시딩(seeding)작업 없이 연속하여 인시튜(in-situ)로 적정 온도와 압력에서 표면의 실리콘 원자를 이동시켜 HSG를 성장시키는 방법이 알려져 있다. 이때, 시드 가스의 주입시간, 유량, 온도나, 실리콘 원자를 이동시키는 시간, 온도, 압력은 물론 불순물의 도핑 농도에 따라 실리콘 원자의 이동 속도, 양이 달라져, 결과적으로 성장되는 HSG의 크기, 양이 달라지게 된다.
이러한 종래의 방법에 따라 형성한 HSG 커패시터의 구조가 도 1 내지 도 3에 도시되어 있다. 도 1 내지 도 3에 도시된 각 HSG 커패시터는 절연층(10) 상에 컨택 플러그(20)에 의해 기판의 불순물 영역과 전기적으로 연결되고, 그 표면의 전부 또는 일부에 HSG가 형성된 커패시터 하부전극(30, 32, 34), 유전체막(40) 및 상부전극(50)으로 이루어져 있다. 이중 도 1의 커패시터는 가장 기본적인 단순 스택형 하부전극 표면에 HSG를 성장시킨 것이고, 도 2의 커패시터는 전극의 유효표면적을 더 넓히기 위해 하부전극을 실린더형으로 형성한 것이다. 또한, 도 3의 커패시터는 실린더형 하부전극의 실린더 내부 표면에만 HSG를 성장시킨 것으로, 이는 도 1 및 도 2의 커패시터가 하부전극간 간격이 좁아지면 이웃하는 하부전극들의 HSG가 서로 연결되는 브리지(bridge) 현상을 피하기 위한 것이나, 그만큼 전극의 유효표면적이 감소된다.
한편, 최근에는 좁은 면적에서 전극의 유효표면적을 넓히기 위해 HSG를 형성하는 실리콘 원자의 이동량을 늘리고 있다(이동량을 늘리면 HSG의 크기가 증가한다). 즉 예컨대, 실린더형 HSG 커패시터 하부전극을 형성하기 위해 소정의 두께로 비정질 실리콘을 증착하고 실리콘 원자를 최대한 많이 이동시키면, 대부분의 실리콘이 이동되어 HSG로 성장하고, 실린더형 골격을 이루는 남아 있는 실리콘층의 두께를 조절하기 어렵게 된다. 그래서, 경우에 따라서는 골격을 이루는 실리콘층의 두께가 국부적으로 너무 얇게 되어 세정공정 중에 하부전극이 부러지거나, 웨이퍼간 또는 하나의 웨이퍼 내부에서 실리콘 원자의 이동량이 불균일하여 그 결과 HSG의 크기가 불균일하게 되고, 웨이퍼간 또는 하나의 웨이퍼 내부에서 커패시턴스가 불균일하게 되는 문제가 있다.
또한, 실리콘 원자의 이동량이 많게 되고 그에 따라 HSG의 크기가 증가하면 할수록 이웃하는 하부전극들간 브리지될 확률이 높아진다(도 1 또는 도 2의 커패시터의 경우).
한편, 도 2 및 도 3에 도시된 바와 같은 커패시터의 경우, 반도체 소자의 집적도가 증가하면서 실린더의 내부 공간이 줄어들면, 특히 내부 모서리 부분에서 HSG가 겹쳐 보이드(void)가 형성되거나, 모서리 부분에 증착되는 유전체막의 두께가 균일하지 못하여 유전체막의 누설전류 특성이나 파괴전압 특성 등 커패시터의 신뢰성이 나빠지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 커패시턴스를 유지하면서 이웃하는 하부전극들간 브리지가 일어나지 않는 구조의 HSG 커패시터 및 그 형성방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 커패시턴스의 균일도가 향상된 HSG 커패시터 및 그 형성방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 HSG 커패시터 및 그 형성방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 반구형 그레인 커패시터의 구조를 도시한 단면도들이다.
도 4a 내지 도 9는 본 발명의 실시예 1에 따른 반구형 그레인 커패시터의 구조 및 그 형성과정을 도시한 단면도들이다.
도 10 내지 도 12는 본 발명의 실시예 2에 따른 반구형 그레인 커패시터의 구조를 도시한 단면도들이다.
도 13 내지 도 15는 본 발명의 실시예 3에 따른 반구형 그레인 커패시터의 구조를 도시한 단면도들이다.
도 16a 내지 도 17은 본 발명의 실시예 4에 따른 반구형 그레인 커패시터의 하부전극 구조 및 그 형성과정을 도시한 단면도들이다.
도 18 내지 도 21은 본 발명의 실시예 5에 따른 반구형 그레인 커패시터의 하부전극 구조 및 그 형성과정을 도시한 단면도들이다.
도 22 및 도 23은 본 발명과 종래의 방법에 따라 형성한 반구형 그레인 커패시터의 Cmin값 및 Cmin/Cmax비를 각각 비교한 그래프들이다.
도 24 내지 도 26은 본 발명의 방법에 따라 형성한 반구형 그레인 커패시터의 외벽층 농도 및 두께의 변화에 따른 Cmin값 및 Cmin/Cmax비를 비교한 그래프들이다.
도 27 및 도 28은 실린더형 커패시터의 내부 표면에 반구형 그레인을 형성한 경우와 형성하지 않은 경우의 실린더 내경의 감소에 따른 Cmin값, 파괴전압 및 그 감소량을 도시한 그래프들이다.
도 29는 실린더형 커패시터의 내부 표면에 반구형 그레인을 형성한 경우 그 내부 모서리를 확대한 단면도이다.
도 30 내지 도 34는 본 발명의 실시예 6에 따른 반구형 그레인 커패시터의 구조를 도시한 단면도들이다.
도 35는 종래의 방법과 본 발명의 방법에 따라 형성한 반구형 그레인 커패시터의 Cmin값과 파괴전압을 도시한 그래프이다.
상기의 기술적 과제들을 달성하기 위한 본 발명에 따른 HSG 커패시터는, 내외부 표면에 HSG가 형성된 실린더형 하부전극, 실린더형 하부전극 상에 형성된 유전체막 및 유전체막 상에 형성된 상부전극을 구비하고, 상기 실린더형 하부전극의 내부 표면에 형성된 HSG의 평균 크기가 실린더형 하부전극의 외부 표면에 형성된 HSG의 평균 크기와 다른 것을 특징으로 한다.
여기서, 실린더형 하부전극의 내외부 표면에 형성된 HSG의 크기는 응용에 따라 내부 표면에 형성된 HSG의 크기를 외부 표면에 형성된 HSG의 크기보다 크게 할 수도 있고, 반대로 외부 표면에 형성된 HSG의 크기를 내부 표면에 형성된 HSG의 크기보다 크게 할 수도 있다.
또한, 실시예에 따르면, 본 발명에 따른 HSG 커패시터는 스택형으로도 형성될 수 있다. 즉, 표면에 HSG가 형성된 스택형 하부전극, 스택형 하부전극 상에 형성된 유전체막 및 유전체막 상에 형성된 상부전극을 구비하고, 상기 스택형 하부전극의 측면에 형성된 HSG의 평균 크기가 스택형 하부전극의 상부 표면에 형성된 HSG의 평균 크기보다 작은 것을 특징으로 한다.
상기의 기술적 과제들을 달성하기 위한 본 발명에 따른 커패시터의 형성방법은 다음과 같은 단계들을 구비하는 것을 특징으로 한다. 즉, 기판 상에 불순물의 도핑 농도가 서로 다른 적어도 2 층 이상의 비정질 실리콘층을 증착하여 실린더형 하부전극을 형성한다. 이어서, 실린더형 하부전극의 실리콘 원자를 이동시켜 하부전극 표면의 적어도 일부에 HSG를 성장시킨다. 이어서, HSG가 형성된 하부전극 상에 유전체막 및 상부전극을 순차로 형성함으로써 커패시터를 완성한다.
여기서, 상기 실린더형 하부전극을 이루는 2 이상의 비정질 실리콘층의 도핑 농도는, 실린더의 내부 표면을 이루는 비정질 실리콘층의 도핑 농도가 실린더의 외부 표면을 이루는 비정질 실리콘층의 도핑 농도보다 낮게 할 수 있고, 반대로 실린더의 내부 표면을 이루는 비정질 실리콘층의 도핑 농도가 실린더의 외부 표면을 이루는 비정질 실리콘층의 도핑 농도보다 높게 할 수도 있다.
또한, 실린더형 하부전극을 이루는 비정질 실리콘층을 3 층으로 하고, 그중 가운데 층의 비정질 실리콘층의 도핑 농도를 가장 높게 할 수도 있다.
여기서, 2 이상의 비정질 실리콘층의 도핑 농도들은 각각 일정한 값을 가질 수 있고, 연속하여 변화하는 값을 가질 수도 있다.
또한, 실린더형 하부전극의 내부 표면에만 HSG를 성장할 수도 있고, 내외부 표면 모두에 HSG를 성장할 수도 있다.
또한, 실시예에 따르면, 본 발명에 따른 커패시터는 스택형으로도 형성할 수 있다. 즉, 기판 상에 불순물이 제1농도로 도핑된 비정질 실리콘층을 증착하여 실린더 형상의 제1하부전극층을 형성하고, 제1하부전극층 상에 상기 제1농도보다 낮은 제2농도로 불순물이 도핑된 비정질 실리콘층을 증착하여 제1하부전극층 내부를 모두 메우는 제2하부전극층을 형성한다. 이어서, 제1 및 제2하부전극층의 실리콘 원자를 이동시켜 제1 및 제2하부전극층의 표면에 반구형 그레인을 성장하고, 유전체막 및 상부전극을 순차로 형성함으로써 스택형 HSG 커패시터를 형성할 수 있다.
이상과 같이 본 발명의 HSG 커패시터 및 그 형성방법은, 하부전극을 이루는 실리콘층을 불순물의 도핑 농도가 서로 다른 2 이상의 층으로 형성한 것에 특징이 있는데, 이는 불순물의 도핑 농도가 높을 수록 실리콘 원자의 이동량이 감소하고 그 결과 형성되는 HSG의 크기가 작아지는 현상을 이용하기 위한 것이다. 즉, 본 발명에 따르면, 실린더형 또는 스택형 하부전극을 형성하기 위해 불순물의 도핑 농도가 서로 다른 2 이상의 비정질 실리콘층을 형성함으로써, 원하는 부분에 성장되는 HSG의 크기를 자유롭게 조절할 수 있다. 따라서, 이웃하는 하부전극들간 브리지가 문제되는 경우에는 실린더형 또는 스택형 하부전극의 외부 표면에 형성되는 HSG의 크기를 작게 하여 하부전극간 브리지를 방지할 수 있고, 실린더형 하부전극의 내부 직경이 작아 HSG 겹침이 문제되는 경우에는 실린더형 하부전극의 내부 표면에 형성되는 HSG의 크기를 작게 하여 유전체막의 신뢰성을 높일 수 있다.
또한, 특히 실린더 형상으로 하부전극을 형성한 경우에, 불순물의 도핑 농도가 낮은 층에서 실리콘 원자의 이동이 많이 일어나더라도, 불순물의 도핑 농도가 높은 층은 실리콘 원자의 이동량이 상대적으로 적게 되므로 하부전극의 골격으로서 기능하여 하부전극의 기계적 강도를 증가시키며 웨이퍼간 또는 하나의 웨이퍼 내부에서 전체적으로 균일한 커패시턴스를 보장한다.
본 발명에 따른 커패시터 및 그 형성방법은, 하부전극의 분리 순서, HSG의 성장 순서 및 언더컷의 형성여부 등에 따라 다양한 변형이 가능한데, 이하 첨부도면을 참조하여 그 형성방법과 그 결과 형성된 커패시터의 구조에 관한 본 발명의 바람직한 실시예들을 상세히 설명한다.
<실시예 1>
도 4a 내지 도 9는 본 발명의 실시예 1에 따른, 실린더 형상의 하부전극을 갖고 그 내부 표면 상에만 HSG가 형성된 HSG 커패시터를 형성하는 과정 및 그 결과 형성된 HSG 커패시터들을 도시한 단면도들이다.
도 4a를 참조하면, 트랜지스터 등의 하부구조(미도시)가 형성된 기판 상에 층간절연막(100) 및 식각정지막(120)을 순차 적층하고 식각하여, 기판의 불순물 영역과 커패시터 하부전극을 전기적으로 연결하기 위한 컨택홀을 형성한 다음, 여기에 도전성 물질을 적층하고 화학기계적 연마나 에치백으로 평탄화하여 컨택 플러그(110)를 형성한다. 이어서, 전면에 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), PSG(Phoshporus Silicate Glass) 또는 USG(Undoped Silicate Glass)와 같은 산화막을 증착하고 식각하여, 하부전극을 형성할 영역의 식각정지막(120)과 컨택 플러그(110)를 노출함으로써 전극간 절연막 패턴(130)을 형성한다.
이때, 식각정지막(120)은 전극간 절연막 패턴(130)의 형성시 산화막의 식각을 정지시키는 기능과, 후술하는 언더컷을 형성하기 위한 막으로서, 전극간 절연막 패턴(130)과 식각선택비가 좋은, 예컨대 실리콘 질화막으로 형성한다.
또한, 식각정지막(120)의 적층순서는 바꿀 수도 있다. 즉, 도 4b에 도시된 바와 같이, 층간절연막(100)에 컨택홀 및 컨택 플러그(110)를 형성한 다음, 식각정지막(120')을 적층할 수도 있다. 이때는 전극간 절연막 패턴(130)을 형성한 다음, 식각정지막(120') 아래에 매몰되어 있는 컨택 플러그를 노출시키기 위해 전극간 절연막 패턴(130)을 마스크로 하여 식각정지막(120')을 식각한다. 이렇게 컨택 플러그(110) 위에 식각정지막(120')을 적층하는 경우는 후술하는 하부전극의 언더컷을 형성하기는 어렵지만, 후술하는 바와 같이 이 식각정지막(120')은 높이가 높은 하부전극을 측면에서 지탱하는 역할을 하여 기계적인 강도 면에서는 더욱 뛰어난 커패시터 하부전극을 얻을 수 있다.
이어서, 도 5에 도시된 바와 같이, 전면에 불순물의 도핑 농도가 상대적으로 높은 제1 비정질 실리콘층(140) 및 불순물의 도핑 농도가 상대적으로 낮은 제2 비정질 실리콘층(150)을 형성한다. 이렇게 불순물의 도핑 농도가 다른 층을 순차로 형성하는 이유는, 불순물의 농도가 고농도인 실리콘층(140)에서는 실리콘 원자가 거의 이동되지 않아 성장되는 HSG의 크기가 작아지고 저농도인 실리콘층(150)에서는 실리콘 원자가 빠르게 이동되어 성장되는 HSG의 크기가 커지는 현상을 이용하기 위한 것이다. 즉, 제1 비정질 실리콘층(140)은 이후에 하부전극의 실린더 형상의 골격을 이루는 외벽층이 되고, 제2 비정질 실리콘층(150)은 실린더 형상의 외벽층의 내면에 형성되는 HSG로 되는데, 이 HSG로 되는 제2 비정질 실리콘층(150)의 실리콘 원자가 거의 대부분 이동하여 HSG로 성장하더라도, 제1 비정질 실리콘층(140)에서 실리콘 원자의 이동이 거의 정지되어 하부전극의 골격을 이루도록 하기 위해서 제1 비정질 실리콘층(140)의 불순물 농도를 높게 한다.
불순물로서는 인(P) 또는 비소(As) 이온을 사용할 수 있고 각 실리콘층(140, 150)의 증착과 불순물의 도핑은 동시에 할 수 있다. 이때 불순물의 도핑 농도는 실리콘 소스가스 대비 불순물 소스가스의 유량을 조절함으로써 조절할 수 있다. 실리콘 소스가스로는 모노실란(monosilane), 디실란(disilane), 트리실란(trisilane), 디클로로실란(dichlorosilane) 등 실란계 가스를 사용하고, 불순물 소스가스는 PH3또는 AsH3가스를 사용할 수 있다. 여기서, 제1 비정질 실리콘층(140)과 제2 비정질 실리콘층(150)의 불순물 도핑 농도는, 이웃하는 다른 하부전극과의 이격 거리(하부전극간의 이격 거리는 후술하는 실시예 2 및 3에서 특히 고려할 요소이다), 실리콘 원자를 이동시키는 시간, 성장시킬 HSG의 크기 등을 고려하여, 0.5∼10.0E20 원자/㎤(1.0∼20.0중량%) 정도의 범위에서 선택한다. 물론, 이 불순물 도핑 농도는 시딩 및 실리콘 원자의 이동 시간이나, 압력, 온도에 따라 변화할 수 있다. 또한, 제1 비정질 실리콘층(140)과 제2 비정질 실리콘층(150)의 두께는 원하는 소자의 집적도나 하부전극의 높이, 폭 등에 따라 결정되는데, 본 실시예에서는 각각 250∼300Å 정도로 했다.
또한, 제1 비정질 실리콘층(140)과 제2 비정질 실리콘층(150)의 도핑 농도는 각각 일정한 농도가 되도록 할 수도 있고, 불순물 소스가스의 유량을 연속적으로 변화시킴으로써 그 농도 프로파일이 연속적인 직선 또는 곡선을 그리도록 할 수도 있다.
이어서, 도 6에 도시된 바와 같이, HSG를 성장시킨다. HSG를 성장시키는 방법은 전술한 바와 같이, 제1 및 제2 비정질 실리콘층(140 및 150)이 형성된 웨이퍼에 대하여 소정의 온도와 압력하에서 시딩과 이동과정을 수행하거나, 또는 제2 비정질 실리콘층(150)을 증착하면서 인시튜로 진행할 수도 있다. 이렇게 HSG를 성장시키면 제1 및 제2 비정질 실리콘층(140 및 150)의 실리콘 원자는 이동하여 HSG로 성장되면서 동시에 제1 및 제2 비정질 실리콘층(140 및 150)은 결정화된다.
이때 특히 HSG의 크기를 크게 하기 위해, 제2 비정질 실리콘층(150)의 실리콘 원자가 대부분 이동되어 HSG로 성장하게 하면, 도 6에 도시된 바와 같이, 제2 비정질 실리콘층(150)의 실리콘 원자가 대부분 소진되어 HSG(152)로 성장하고 성장된 HSG(152)들의 사이사이에는 제1 비정질 실리콘층(140)이 드러나게 된다. 이렇게, 제2 비정질 실리콘층(150)이 소진되어 HSG로 성장하더라도, 불순물의 도핑 농도가 높은 제1 비정질 실리콘층(140)에서는 실리콘 원자의 이동이 소량으로 제한되므로 최소한 제1 비정질 실리콘층(140)의 두께 만큼의 골격이 유지되며, 종래기술에서와 같은 국부적인 두께 감소가 억제되고 결과적으로 웨이퍼간 또는 하나의 웨이퍼 내부에서 커패시턴스의 균일도가 보장된다.
이어서, 전극간 절연막 패턴(130)의 상부에 형성된 HSG(152) 및 제1 비정질 실리콘층(140)을 화학기계적 연마나 에치백 등의 방법으로 제거한다. 여기서, 실리콘층(140 및 152)을 제거할 때 연마재나 식각된 입자 등의 불순물이 실린더 내부에 부착되는 등의 우려가 있으므로, 단차 도포성이 좋은 예컨대, 포토레지스트로 실린더 내부를 모두 채운 후에, 전극간 절연막 패턴(130)이 노출될 때까지 연마 또는 에치백을 수행하고, 실린더 내부의 포토레지스트를 애슁(ashing)하여 제거하는 것이 좋다. 이어서, 전면에 유전체막(160) 및 상부전극(170)을 형성하면 도 7에 도시된 바와 같은 커패시터가 완성된다.
도 7에 도시된 본 실시예에 따른 커패시터의 하부전극은, 불순물의 도핑 농도가 높은 층(142)이 실린더 형상의 골격을 이루고, 그 내면에 불순물의 도핑 농도가 낮은 층의 실리콘 원자가 이동하여 성장된 HSG(154)가 형성되어 있다. 또한, 이웃하는 하부전극 사이에는 전극간 절연막 패턴(130)이 남아 있어 하부전극간 분리가 이루어지고, 브리지가 발생할 염려는 없다.
한편, 도 8a에 도시된 커패시터는 본 실시예의 변형으로서, 실린더 형상의 골격(142)의 외면까지도 전극의 유효표면적으로 활용할 수 있어 커패시턴스가 더욱 향상된 커패시터이다. 도 8a의 커패시터는, 도 6의 상태에서 전극간 절연막 패턴(130) 상부에 적층된 실리콘층 및 HSG(140 및 152)를 제거한 후, 곧바로 유전체막을 형성하지 않고, 노출된 전극간 절연막 패턴(130)을 식각정지막(120)이 노출될 때까지 식각하여 제거한 다음, 유전체막(160) 및 상부전극(170)을 형성함으로써 얻어진다. 구체적으로 설명하면, 도 6의 상태에서 단차 도포성이 좋은 물질, 예컨대 HSQ(Hydro Silses Quioxane), SOG(Spin-On Glass), PE-TEOS, BPSG, PSG, USG 등의 산화막(바람직하게는 전극간 절연막 패턴(130)과 동일한 물질)로 실린더 내부를 모두 채운 후, 전극간 절연막 패턴(130)이 노출될 때까지 화학기계적 연마를 수행하고, 실린더 내부를 채운 산화막과 노출된 전극간 절연막 패턴(130)을 동시에 제거한다. 한편, 건식식각에 의한 에치백으로 실리콘층 및 HSG(140 및 152)를 제거할 때는, 상기의 산화막이나 실리콘 질화막중 실리콘 및 전극간 절연막 패턴(130)과 식각선택비가 좋은 물질로 실린더 내부를 모두 채운 후, 전극간 절연막 패턴(130)이 노출될 때까지 에치백을 수행하고 실린더 내부를 채운 산화막 또는 질화막을 제거한 다음 노출된 전극간 절연막 패턴(130)을 제거한다. 이어서, 전면에 유전체막(160) 및 상부전극(170)을 형성한다.
한편, 도 8b에 도시된 커패시터는 도 4b와 같은 형태로 형성된 결과물 상에 상술한 과정을 수행하면 얻을 수 있다. 도 8b에 도시된 커패시터는, 식각정지막(120')이 하부전극(142)들 사이에 개재되어 특히 하부전극의 높이가 높을 때 하부전극을 지탱하는 역할을 함으로써, 기계적인 강도면에서 도 8a에 도시된 커패시터보다 유리하다.
또한, 도 9에 도시된 커패시터는 본 실시예의 다른 변형으로서, 실린더형 하부전극의 밑면과 컨택 플러그(110)의 일부가 노출된 언더컷이 형성되어 있어 커패시턴스를 더욱 향상시킬 수 있다. 도 9의 커패시터는, 도 8a의 커패시터를 형성하기 위하여 제거했던 전극간 절연막 패턴(130)을 제거한 후, 식각정지막(120)까지 마저 제거한 후 유전체막(160) 및 상부전극(170)을 형성함으로써 얻어진다.
또한, 도 7 내지 도 9의 커패시터는 실린더형 하부전극(142)의 상부면이 평탄하지만, 이 상부면 상에도 HSG를 성장시킬 수 있다. 이는 HSG를 성장시키는 단계의 순서를 바꾸면 되는데, 즉 도 5의 상태에서 곧바로 HSG를 성장시키지 않고, 제1 및 제2 비정질 실리콘층(140 및 150)의 전극간 절연막 패턴(130) 상부에 적층된 부분을 제거하여 전극간 절연막 패턴(130)을 노출한 후 HSG를 성장시키면 된다.
<실시예 2>
도 10 내지 도 12는 본 발명의 실시예 2에 따른 커패시터의 구조를 도시한 단면도들이다. 본 실시예의 커패시터는, 실린더 형상의 하부전극을 갖는 점에서는 상기의 실시예 1과 마찬가지이지만, 실린더 형상의 하부전극의 내면뿐만 아니라 외면에도 HSG가 형성되어 있는 점에서 전극의 유효표면적을 더욱 늘린 커패시터이다. 이렇게 실린더형 하부전극의 외면에도 HSG를 형성하는 경우에는 이웃하는 하부전극들간의 브리지가 발생하지 않도록 해야 하는데, 이는 도시된 바와 같이 실린더 형 하부전극의 외면에 형성된 HSG의 크기를 상대적으로 더 작게함으로써 달성된다. 도 10 내지 도 12의 커패시터를 형성하는 과정은 각각 다음과 같다.
먼저, 도 10의 커패시터 하부전극은, 도 5의 상태에서 전극간 절연막 패턴(130) 위에 증착된 제1 및 제2 비정질 실리콘층(140 및 150)을 화학기계적 연마나 에치백으로 제거하여 전극간 절연막 패턴(130)을 노출하고, 노출된 전극간 절연막 패턴(130)을 마저 제거한 다음 HSG를 형성하여 얻어진다. 여기서, 두 실리콘층(140 및 150) 및 전극간 절연막 패턴(130)의 제거과정은 도 8a에 도시된 커패시터의 형성과정에서와 동일하므로 그 상세한 설명을 생략한다. 이렇게 내외부가 노출된 제1 및 제2 비정질 실리콘층(140 및 150)에 HSG를 성장시키면, 불순물의 도핑 농도가 높은 층(144)에서는 실리콘 원자의 이동량이 적어 성장되는 HSG의 크기가 작게 되고, 불순물의 도핑 농도가 낮은 층(156)은 실리콘 원자의 이동량이 많아 대부분이 HSG로 성장된다. 이어서, 유전체막(160) 및 상부전극(170)을 형성함으로써 커패시터가 완성된다.
한편, 도시하지는 않았지만, 도 4b에 도시된 바와 같은 결과물 상에 상술한 바와 같은 과정을 거치면, 도 10에 도시된 커패시터에 대한 변형으로서, 도 8b에서와 같이 하부전극들의 사이에 식각정지막(120')이 개재된 커패시터를 형성할 수도 있다.
도 11의 커패시터는 본 실시예의 변형으로서, 실린더형 하부전극의 밑면과 컨택 플러그(110)의 일부가 노출된 언더컷이 형성되어 있다. 도 11의 커패시터는, 도 10의 커패시터 하부전극(144, 156)을 형성한 후, 곧바로 유전체막을 형성하지 않고, 식각정지막(120)을 제거한 후, 유전체막(160) 및 상부전극(170)을 형성함으로써 얻어진다.
도 12의 커패시터는 본 실시예의 다른 변형으로서, 실린더형 하부전극 밑면의 언더컷된 부위에도 HSG가 형성되어 있다. 이는, HSG를 형성하는 단계를, 최종적으로 식각정지막(120)을 제거하여 언더컷을 형성한 이후에 수행함으로써 얻어진다. 컨택 플러그(112)가 실리콘으로 이루어져 있다면, 작지만 그 노출된 일부에도 HSG가 형성될 수 있다.
<실시예 3>
도 13 내지 도 15는 본 발명의 실시예 3에 따른 커패시터의 구조를 도시한 단면도들이다. 본 실시예는 스택형 HSG 커패시터에 본 발명을 적용한 것으로서, 불순물의 도핑 농도가 높은 실린더 형상의 외벽층(144)과 그 내부를 모두 채운 불순물의 도핑 농도가 낮은 실리콘층(158)으로 이루어진다. 또한, 스택형 하부전극의 윗면과 측면에 모두 HSG가 형성되어 있다. 상기의 실시예 2에서와 마찬가지로, 실린더 형상의 외벽층(144) 표면에 HSG를 형성하는 경우에는 이웃하는 하부전극들간의 브리지가 발생하지 않도록 해야 하는데, 이는 외벽층(144)의 표면에 형성된 HSG의 크기를 스택형 하부전극의 윗면에 형성된 HSG의 크기보다 상대적으로 더 작게함으로써 달성된다. 도 13 내지 도 15의 커패시터를 형성하는 과정은 각각 다음과 같다.
먼저, 도 13의 커패시터를 형성하기 위해서는, 도 5의 상태에서 불순물의 도핑 농도가 낮은 제2 비정질 실리콘을 계속하여 증착하여 제1 비정질 실리콘층(140)의 실린더 내부를 모두 메우도록 한다. 이어서, 전극간 절연막 패턴(130) 위에 증착된 제1 및 제2 비정질 실리콘층을 화학기계적 연마나 에치백으로 제거하여 전극간 절연막 패턴(130)을 노출하고, 노출된 전극간 절연막 패턴(130)을 마저 제거한 다음 HSG를 성장시킨다. 이때, 불순물의 도핑 농도가 높은, 실린더 형상의 외벽층(144)의 외면에서는 실리콘 원자의 이동량이 적어 성장되는 HSG의 크기가 작게 되고, 불순물의 도핑 농도가 낮은 내부층(158)의 윗면에서는 실리콘 원자의 이동량이 많아 성장되는 HSG의 크기가 크게 된다. 이어서, 유전체막(160) 및 상부전극(170)을 형성함으로써 커패시터가 완성된다.
도 14의 커패시터는 본 실시예의 변형으로서, 실린더 형상의 외벽층(144)의 밑면과 컨택 플러그(110)의 일부가 노출된 언더컷이 형성되어 있다. 도 14의 커패시터는, 도 13의 커패시터 하부전극(144, 158)을 형성한 후, 곧바로 유전체막을 형성하지 않고, 식각정지막(120)을 제거한 후, 유전체막(160) 및 상부전극(170)을 형성함으로써 얻어진다.
도 15의 커패시터는 본 실시예의 다른 변형으로서, 실린더 형상의 외벽층(146) 밑면의 언더컷된 부위에도 HSG가 형성되어 있다. 이는, HSG를 형성하는 단계를, 최종적으로 식각정지막(120)을 제거하여 언더컷을 형성한 이후에 수행함으로써 얻어진다. 컨택 플러그(112)가 실리콘으로 이루어져 있다면, 작지만 그 노출된 일부에도 HSG가 형성될 수 있다.
<실시예 4>
도 16a 내지 도 17은 본 발명의 실시예 4에 따라 커패시터의 하부전극을 형성하는 과정을 도시한 단면도들이다. 본 실시예의 커패시터의 하부전극은 전술한 실시예들과는 달리 불순물의 도핑 농도가 서로 다른 비정질 실리콘층을 세 층을 적층하고, 내외부 표면에 HSG를 성장시켜 형성한 경우이다.
먼저, 도 16a를 참조하면, 도 4a를 참조하여 설명한 실시예 1까지의 과정을 거친 기판 상에, 불순물의 도핑 농도가 중간 정도인 제1 비정질 실리콘층(135), 불순물의 도핑 농도가 가장 높은 제2 비정질 실리콘층(139) 및 불순물의 도핑 농도가 가장 낮은 제3 비정질 실리콘층(150)을 순차로 증착한다. 각 비정질 실리콘층(135, 139 및 150)의 두께는 예컨대 200Å 정도씩 한다.
이때, 각 층(135, 139 및 150)의 도핑 농도는 도 17에 도시된 바와 같이, 각각 일정한 농도가 되도록 할 수도 있고, 불순물 소스가스의 유량을 연속적으로 조절함으로써 그 농도 프로파일이 연속적인 곡선 또는 직선이 되도록 할 수도 있다.
이어서, 도 16b에 도시된 바와 같이 전극간 절연막 패턴(130) 상부에 증착된 비정질 실리콘층(140', 150)을 제거하고, 전극간 절연막 패턴(130)을 제거하여 실린더형 하부전극을 서로 분리한다.
이어서, 도 16c에 도시된 바와 같이, 실린더형 하부전극 내외부 표면에 HSG를 성장시키면, 내부 표면에는 상대적으로 큰 HSG(154), 외부 표면에는 상대적으로 작은 그러나, 전술한 실시예 3에서 보다는 큰 HSG(138), 및 중앙에 HSG가 거의 형성되지 않은 실리콘층(142)으로 이루어진 하부전극을 얻는다. 도시하지는 않았지만, 이후에 유전체막 및 상부전극을 형성함으로써 커패시터를 완성한다.
이렇게 중앙에 가장 높은 농도의 실리콘층(142)을 형성하고 바깥 쪽에 중간 농도의 실리콘층(138)을 형성하면, 전술한 실시예들에서의 효과 즉, 균일한 커패시턴스와 기계적 안정성을 얻으면서도 상대적으로 큰 커패시턴스를 얻을 수 있다.
또한, 도시하지는 않았지만, 본 실시예에 있어서도 다양한 변형이 가능함은 물론이다. 즉, 도 8b에 도시된 바와 같이 식각정지막(120')이 하부전극들 사이에 개재된 구조나, 도 11 및 도 12에도시된 바와 같이 언더컷이 형성되고 언더컷이 형성된 하부전극의 밑면에도 HSG가 형성된 구조를 얻을 수 있다.
<실시예 5>
도 18 내지 도 21은 본 발명의 실시예 5에 따른 커패시터의 하부전극을 형성하는 과정을 도시한 단면도들이다.
도 18을 참조하면, 하부구조(미도시)가 형성된 층간절연막(100) 상에 불순물이 도핑된 다결정 실리콘과 같은 도전성 물질로 이루어진 도전층(103)을 형성하고, 그 위에 고온 산화막(High Temperature Oxide)과 같은 절연막(107)을 형성한다. 이어서, 커패시터 하부전극이 형성될 영역의 절연막(107), 도전층(103) 및 층간절연막(100)을 순차적으로 식각하여 컨택홀을 형성한 다음, 기판 전면에 도전성 물질을 증착하고 평탄화하여 컨택 플러그(110)를 형성한다.
이어서, 도 19에 도시된 바와 같이, 기판 전면에 예컨대 산화막을 하부전극의 높이만큼 증착한 후, 컨택 플러그(110) 상부만 남기고 제거하여 전극간 절연막 패턴(132)을 형성한다. 이때, 동일한 산화막 계열인 절연막(107)도 제거되고 식각정지막의 역할을 하는 도전층(103)이 노출된다.
이어서, 도 20에 도시된 바와 같이, 기판 전면에 불순물의 도핑 농도가 가장 낮은 비정질 실리콘을 증착하고 에치백하여 스페이서 형태의 제1 비정질 실리콘층(250)을 형성한다. 마찬가지의 방법으로 불순물의 도핑 농도가 가장 높은 스페이서 형태의 제2 비정질 실리콘층(240) 및 불순물의 도핑 농도가 중간 정도인 스페이서 형태의 제3 비정질 실리콘층(235)을 순차로 형성한다.
이어서, 전극간 절연막 패턴(132)을 제거하면 실린더형 하부전극이 형성되고 실린더형 하부전극 내외부 표면에 HSG를 성장시키면 도 21에 도시된 바와 같은 하부전극이 형성된다. 이후에 도시하지는 않았지만 유전체막 및 상부전극을 순차 형성하여 커패시터를 완성한다.
본 실시예의 커패시터도 전술한 실시예 4의 커패시터와 마찬가지로 균일한 커패시턴스와 기계적 안정성을 얻으면서도 상대적으로 큰 커패시턴스를 얻을 수 있다.
한편, 도 20 및 도 21을 참조하여 설명한 본 실시예에서는 불순물의 도핑 농도가 다른 세 층의 비정질 실리콘층(235, 240 및 250)을 증착하였으나, 전술한 실시예 1 내지 3에서와 마찬가지로 불순물의 도핑 농도가 다른 두 층의 비정질 실리콘층을 증착하는 것도 가능함은 물론이다.
<실험예 1>
이상과 같은 본 발명에 따른 커패시터의 특성을 알아보기 위해 종래의 방법에 의해 형성한 커패시터와 그 특성을 비교하였다. 도 22 및 도 23은 그 결과를 도시한 그래프로서, 도면중 본 발명에 의한 커패시터는 ●로, 종래의 방법에 의한 커패시터는 ◇로 나타내었다.
본 실험예에서 본 발명에 의한 커패시터는 불순물의 도핑 농도가 서로 다른 비정질 실리콘층을 각각 250Å 두께로 증착하여 실린더형 하부전극을 형성하고 그 내면에 HSG를 성장시켰고(도 7과 같은 형태), 종래의 방법에 의한 커패시터는 저농도의 비정질 실리콘만을 500Å 두께로 증착하여 실린더형 하부전극을 형성하고 역시 그 내면에 HSG를 성장시켰다. 유전체막으로서는 실리콘 질화막과 실리콘 산화막의 적층막을 사용했고, 상부전극은 불순물이 도핑된 다결정 실리콘을 사용했다. 구체적인 공정조건은 다음과 같다.
(1) 비정질 실리콘의 증착 단계 - 배치(batch)형 챔버에서 저압 화학기상 증착법 이용
챔버 압력 : 0.5 Torr
챔버 온도 : 520℃
소스 가스 : SiH4, PH3
불순물의 농도 및 증착 두께 :
① 본 발명의 경우- 외벽층 : 4.6E20 원자/㎤, 250Å
내부 HSG가 형성되는 층 : 0.8E20 원자/㎤, 250Å
② 종래 기술의 경우- 2.0E20 원자/㎤, 500Å
(2) HSG 시딩 단계 - 단일 웨이퍼형 챔버에서
챔버 압력 : 10-6Torr 이하
히터 온도 : 750℃ (실제 기판 온도는 590∼600℃)
시딩 가스 : Si2H6
(3) HSG 성장 단계 - 시딩 단계와 동일한 챔버에서 동일한 압력과 온도로 시딩 가스 없이 소정시간 열처리
이상과 같은 조건으로 각각 본 발명과 종래 기술에 의한 실린더형 HSG 커패시터를 형성하고, Cmin즉, 커패시터의 상부전극에 음의 전압을 인가했을 때의 커패시턴스의 분포를 도시한 도 22를 보면, 본 발명에 의한 커패시터(●)가 종래 기술에 의한 커패시터(◇)보다 약 2fF 정도 큼을 알 수 있다. 이는, 본 발명의 외부 골격을 이루는 불순물의 도핑 농도가 높은 층의 불순물이, 후속하는 열처리에 의해 불순물의 도핑 농도가 낮은 층으로 확산되었기 때문이다.
또한, 이상과 같은 조건으로 형성한 본 발명과 종래 기술에 의한 커패시터의 Cmin/Cmax비(Cmax는 Cmin과 반대로 상부전극에 양의 전압을 인가했을 때의 커패시턴스이고, Cmin/Cmax비는 클수록 바람직하다)의 분포를 도시한 도 23을 보면, 역시 본 발명에 의한 커패시터(●)가 종래기술에 의한 커패시터(◇)보다 약 4% 정도 개선되었음을 알 수 있다. 이는 도 22에서 보았듯이 본 발명에 의한 커패시터의 Cmin값이 증가하였기 때문이다.
<실험예 2>
도 24 내지 도 26은 본 발명의 실시예 1에 따라 서로 다른 농도를 가지는 두 층의 비정질 실리콘층을 증착하고 HSG를 성장시킨 후, 실린더형 하부전극의 외부 표면을 노출하여 형성한 커패시터(도 8a와 같은 형태)에 대하여, 외벽층 즉 불순물의 도핑 농도가 높은 실리콘층(도 5의 140)의 농도와 두께를 변화시켜 가면서 Cmin값 및 Cmin/Cmax비를 측정한 결과를 도시한 그래프이다. 본 실험예에서는 외벽층의 농도와 두께를 변화시킨 것을 제외하고는 실험예 1과 동일한 공정 및 조건으로 커패시터를 형성하였다. 즉, 외벽층(도 5의 140)과 내부 HSG가 형성되는 층(도 5의 150)의 전체 두께는 500Å으로 하고, HSG가 형성되는 층(150)의 도핑 농도는 0.8E20 원자/㎤로 하였다. 또한, 실린더형 하부전극의 내경은 200nm로 하였다.
도 24 및 도 25는 외벽층의 농도를 3.6E20 원자/㎤∼5.6E20 원자/㎤로 변화시켜 가면서 Cmin값 및 Cmin/Cmax비를 측정하여 도시한 그래프이다. 이 경우에, 외벽층과 HSG가 형성되는 층의 두께는 각각 250Å로 하였다. 도 24 및 도 25를 참조하면, 외벽층의 농도가 3.6E20 원자/㎤ 이상일 경우 그 농도의 변화에 관계없이 Cmin값 및 Cmin/Cmax비의 변화는 별로 없는 것으로 나타났다. 한편, 도 24 및 도 25에서 선들(300 및 310)은 종래의 방법 즉, 2.0E20 원자/㎤의 단일 농도로 한 층의 비정질 실리콘층만을 500Å 두께로 증착한 후 실린더 내부 표면에 HSG를 형성한 경우의 각각 Cmin값 및 Cmin/Cmax비를 나타낸 것으로, 본 발명에 따른 커패시터가 종래의 방법에 비하여 정전용량 특성이 우수함을 알 수 있다.
도 26은 외벽층과 내부 HSG가 형성되는 층의 전체 두께는 500Å으로 고정하고, 외벽층의 두께를 150∼350Å으로 변화시켜 가면서(따라서 내부 HSG가 형성되는 층의 두께는 반대로 350∼150Å으로 변화됨) Cmin값 및 Cmin/Cmax비를 측정하여 도시한 그래프이다. 여기서, 외벽층과 HSG가 형성되는 층의 도핑 농도는 각각 4.6E20 원자/㎤ 및 0.8E20 원자/㎤로 일정하게 하였다. 도 26으로부터 외벽층의 두께가 250Å 이상으로 증가하면 Cmin값 및 Cmin/Cmax비가 급격히 감소함을 알 수 있다. 이는 외벽층 즉 고농도층이 두꺼워지고 HSG가 형성되는 층 즉 저농도층이 얇아짐에 따라 HSG 성장시 실리콘 원자의 이동이 제한되기 때문이다.
이상의 본 실험예에서 외벽층의 도핑 농도 및 두께는, 하부전극의 전체 두께가 500Å인 경우, 4.6E20 원자/㎤ 및 250Å 정도가 적정한 것으로 나타났다. 하지만, 이는 본 실험예의 경우와 같이 특수한 경우이고 전체적인 크기나 다른 공정조건이 변화함에 따라 외벽층의 도핑 농도 및 두께는 변화할 수 있다.
<실험예 3>
한편, 반도체 소자의 집적도가 더욱 증가함에 따라 실린더형 커패시터의 경우 실린더형 하부전극 간의 간격도 좁아지고, 실린더의 내경 즉 도 27의 L도 작아지게 된다. 본 실험예에서는 실린더의 내경 L이 좁아짐에 따른 커패시턴스와 파괴전압(Breakdown Voltage, VB)의 변화를 측정하였다.
도 27은 도 7에 도시된 바와 같이 실린더의 내부 표면에만 HSG를 형성한 실린더형 커패시터의 내경의 변화에 따른 Cmin값과 VB를 측정한 결과를 도시한 그래프이다. 비교를 위하여, 본 발명에 따른 실린더형 커패시터들(L=200nm, L=180nm, L=160nm)뿐만 아니라, 종래의 단순 스택형 커패시터에 대해서도 Cmin값과 VB를 측정하였으며, 또한, 각각의 커패시터에 대하여 HSG를 형성한 경우와 형성하지 않은 경우의 Cmin값과 VB를 측정하였다. 본 발명에 따른 실린더형 커패시터들(L=200nm, L=180nm, L=160nm)의 고농도 비정질 실리콘층(140) 및 저농도 비정질 실리콘층(150)의 두께는 각각 250Å으로 하였으며, 각각의 도핑 농도는 4.6E20 원자/㎤ 및 0.8E20 원자/㎤로 하였다. 나머지 공정조건들은 실험예 1과 같다.
도 27을 보면, 종래의 스택형 커패시터와 본 발명에 따른 실린더형 커패시터들(L=200nm, L=180nm, L=160nm) 모두 HSG를 형성한 경우의 Cmin값(■)이 HSG를 형성하지 않은 경우의 Cmin값(□)에 비해 훨씬 큼을 알 수 있다. 그러나, HSG를 형성한 경우 실린더의 내경 L이 줄어들수록 Cmin값은 오히려 감소함을 알 수 있다.
한편, VB의 경우는 HSG를 형성하지 않은 경우(○)가 HSG를 형성한 경우(●)보다 더 크고, 또한, 종래의 스택형에 비해 본 발명에 따른 실린더형 커패시터의 경우가 급격하게 감소함을 알 수 있다. 그리고, HSG를 형성한 본 발명에 따른 커패시터들의 경우에 L이 감소함에 따라 HSG를 형성하지 않은 경우에 비해 VB의 감소가 두드러지는 것을 알 수 있다.
이러한 Cmin값과 VB의 변화를 정규화하여 도시한 도 28을 보면, 정규화한 Cmin값 즉, 각각의 커패시터에서 HSG를 형성하지 않은 경우의 Cmin값을 1로 보았을 때의 HSG를 형성한 경우의 Cmin값은, 스택형 커패시터의 경우는 HSG를 형성한 경우가 HSG를 형성하지 않은 경우에 비해 약 두 배 정도로 Cmin값이 증가하지만, 본 발명에 따른 실린더형 커패시터의 경우는 약 1.3 배로 되어 HSG의 형성에 따른 커패시턴스의 증가가 그리 크지 않음을 알 수 있다. 또한, HSG를 형성하지 않은 경우와 HSG를 형성한 경우의 VB의 차 즉, HSG의 형성에 따른 VB의 감소량 ΔVB는 특히, 본 발명에 따른 실린더형 커패시터의 경우에 L이 감소함에 따라 급격히 많아짐을 알 수 있다. 정규화한 VB의 감소량(○)에서도 이러한 경향은 확인할 수 있다.
결국, 본 실험예의 결과는, 집적도의 증가와 함께 실린더의 내경이 줄어듦에 따라, 그에 따른 커패시턴스의 증가는 미미한 반면 파괴전압의 감소가 두드러져 실린더의 내경이 감소하는 경우에는 오히려 본 발명에 따른 커패시터의 신뢰성이 문제될 수 있다는 사실을 시사하고 있다. 이러한 실린더의 내경이 줄어듦에 따른 파괴전압의 감소는 다음과 같은 사실에 기인한다.
즉, 도 7에 도시된 커패시터의 실린더형 하부전극의 내부 모서리를 확대한 단면도인 도 29를 보면, 하부전극(142, 154)의 표면에 증착된 유전체막(160)의 두께가 균일하지 못함을 알 수 있다. 이는 단차 도포성이 95%로 대체로 양호한 실리콘 질화막을 유전체막(160)으로 한 경우라도, 실린더의 내경이 작아지면 HSG(154)가 서로 겹쳐 보이드가 형성되거나 HSG의 측면이나 밑면에 증착되는 유전체막(160)의 두께가 HSG의 윗면에 증착되는 유전체막(160)의 두께에 비해 얇게 되고 때에 따라서는 제대로 증착되지 않는 부분도 생김을 의미한다. 따라서, 파괴전압이 감소하고 유전체막의 신뢰성에 악영향을 미치게 된다.
<실시예 6>
본 실시예는 상술한 실험예 3의 결과를 감안하여, 전술한 지금까지의 실시예와는 반대로 실린더형 하부전극의 외부 표면에 형성되는 HSG의 크기가 내부 표면에 형성되는 HSG의 크기보다 큰 실린더형 하부전극을 가지는 커패시터를 제공한다.
도 30 내지 도 34는 본 실시예에 따라 실린더형 하부전극의 외부 표면에 형성되는 HSG의 크기를 내부 표면에 형성되는 HSG의 크기보다 크게 성장시킨 커패시터들을 도시한 단면도들이다. 이들은 각각 도 10, 도 11, 도 12, 도 16c, 도 21에 도시된 커패시터들의 변형으로서, 전술한 각 실시예에서 고농도 비정질 실리콘층과 저농도 비정질 실리콘층의 증착 순서를 바꿈으로써 얻을 수 있다. 특히 본 실시예의 도 30 내지 도 32에 도시된 커패시터에서는 고농도 비정질 실리콘층(344)의 도핑 농도를 6.6E20 원자/㎤까지 더욱 증가시켜 실린더 내부 표면에 형성되는 HSG의 크기를 더욱 작게 하였다. 나머지 본 실시예의 커패시터를 형성하는 방법 및 공정조건은 전술한 실시예들에서와 마찬가지이므로 그 상세한 설명을 생략한다.
한편, 본 실시예와 같이 실린더의 외부 표면에 형성되는 HSG의 크기를 크게하면, 인접한 하부전극간 브리지가 문제될 수 있다. 즉, 일견하여 본 실시예는 실린더의 외부 표면에 형성되는 HGS의 크기를 상대적으로 크게 함으로써, 브리지의 예방 관점에서 전술한 실시예들과 모순되는 듯이 보일 수도 있다. 그러나, 본 실시예에서 제기될 수 있는 브리지의 문제는 다음과 같은 방법으로 해결될 수 있다.
본 발명의 발명자들중 일부는, HSG 커패시터의 인접한 하부전극들이 서로 단락되는 브리지가 HSG 성장후 유전체막 증착전에 행해지는 세정공정에서 주로 발생함을 수차례의 실험과 분석 끝에 알아내었다. 즉, 브리지는 주로 이 세정공정에서 하부전극 표면에 형성되었던 HSG가 떨어져 하부전극에 다시 부착됨으로써 발생한다. 따라서, HSG 성장공정 이후에 세정공정을 생략할 수 있다면 브리지는 충분히 예방가능하다. 이러한 세정공정을 생략할 수 있는 HSG 커패시터의 형성방법 및 그에 필요한 장치는, 본 발명의 발명자들중 일부에 의해 발명되고 본 출원의 출원인에 의해 1999년 5월 11일 출원된 특허출원 99-16749호에 개시되어 있다. 이 특허출원에 개시된 내용중 본 실시예와 관련하여 적용가능한 방법을 설명하면 다음과 같다.
통상 HSG 커패시터는 스택형 또는 실린더형 등 소정의 형상으로 하부전극을 형성하는 공정, 소정의 형상으로 형성된 하부전극을 세정하는 공정, 하부전극 표면에 HSG를 성장시키는 공정, HSG가 형성된 하부전극을 세정하는 공정, 하부전극 표면에 유전체막을 형성하는 공정, 유전체막 상에 상부전극을 형성하는 공정 순으로 형성된다. 이 각각의 공정은 보통 각각의 장비에서 생산성을 고려하여 배치식(batch type)으로 수행된다. 위 공정들중 HSG 성장전후의 세정공정은 중간 이동단계에서 실리콘 하부전극 상에 형성된 자연산화막 및 오염물질을 제거하기 위한 공정들이다. 이중 브리지가 가장 많이 발생하는 HSG 성장후 세정공정을 생략하고, HSG를 성장하는 공정과 유전체막을 형성하는 공정을 동일한 장비에서 웨이퍼의 대기중 노출없이 인시튜(in-situ)로 수행하게 되면, 본 실시예와 같이 실린더형 하부전극의 외부 표면에 형성된 HSG의 크기를 크게 하더라도 브리지의 문제는 해결된다. 물론, 이렇게 HSG 성장공정과 유전체막 형성공정을 인시튜로 수행하려면 그에 맞는 장비를 필요로 한다.
결국, 본 발명에 따라 실린더형 커패시터의 내외부 표면에 형성되는 HSG의 크기를 다르게 하는 경우 실린더 내외부 표면에 형성되는 HSG중 어느 것을 크게 할 것인가의 문제는, 소자의 집적도와 생산 설비의 문제가 된다. 즉, 소자의 집적도가 실린더 내부의 HSG의 겹침 문제가 크지 않은 정도라면 종래의 공정과 장비를 그대로 이용하고 외부 브리지를 예방하기 위해 내부 표면에 형성되는 HSG의 크기를 크게 하고, 소자의 집적도가 실린더 내부의 HSG의 겹침에 따른 유전막의 신뢰성이 문제되는 정도라면 외부 표면에 형성되는 HSG의 크기를 크게 하면서 HSG 성장공정과 유전체막 형성공정을 인시튜로 수행하면 된다.
<실험예 4>
본 실험예에서는 종래의 방법에 따라 형성된 커패시터, 실시예 2에 따라 형성된 커패시터 및 실시예 6에 따라 형성된 커패시터의 커패시턴스와 파괴전압을 측정하였다. 도 35는 그 결과를 도시한 것으로서, 도 35에서 '종래기술'은 단일 농도(2.0E20 원자/㎤)로 증착된 비정질 실리콘층으로 이루어진 실린더형 커패시터의 내부 표면에만 HSG를 형성한 경우(도 3과 같은 형태)이고, '본 발명 1'은 실시예 2에 따라 실린더의 외벽층을 고농도(4.6E20 원자㎤)의 비정질 실리콘층으로 하고 내부층을 저농도(0.8E20 원자/㎤)의 비정질 실리콘층으로 하여 실린더의 내부 표면에 형성된 HSG의 크기를 크게 한 경우(도 10과 같은 형태)이며, '본 발명 2'와 '본 발명 3'은 모두 실시예 6에 따라 실린더의 외벽층을 저농도(0.8E20 원자/㎤)의 비정질 실리콘층으로 하고 내부층을 고농도(4.6E20 원자/㎤)의 비정질 실리콘층으로 하여 실린더의 외부 표면에 형성된 HSG의 크기를 크게 한 경우(도 30과 같은 형태)이다. 여기서, '본 발명 3'의 경우는 전술한 바와 같이 HSG 성장공정과 유전체막(실리콘 질화막) 형성공정을 인시튜로 수행하였고, '본 발명 2'의 경우는 세미 인시튜(semi in-situ) 즉, HSG 성장공정후 급속 질화처리(Rappid Thermal Nitrification; RTN)까지를 인시튜로 수행하고 유전체막(실리콘 질화막)의 증착을 다른 장비에서 수행하는 방식으로 형성하였다. 여기서, 세미 인시튜의 경우 인시튜로 급속 질화처리를 하였기 때문에, 자연산화막의 형성이 방지되고 그에 따라 자연산화막의 제거를 위한 중간 세정공정을 생략할 수 있다. 한편, 실린더형 하부전극의 내경 L은 네 경우 모두 160nm로 하였으며 나머지 공정조건은 실험예 1과 동일하다.
이와 같이 수행된 본 실험예의 측정결과는 도 35에 나타난 바와 같이, 종래기술과 본 발명의 경우 모두 커패시턴스는 25∼27.5 fF/셀로 유의차를 보이지 않았고, 문제가 되는 파괴전압에 있어서, 실시예 6에 따른 본 발명 2와 본 발명 3의 경우가 종래기술 및 실시예 2에 따른 본 발명 1에 비해 파괴전압이 훨씬 높게 나타났다.
이상 상술한 바와 같이 본 발명에 따르면, 하부전극을 불순물의 도핑 농도가 다른 2 이상의 실리콘층으로 증착하여 HSG를 성장시킴으로써, 하부전극의 위치에 따라 형성되는 HSG의 크기를 조절할 수 있다. 따라서, 소자의 집적도와 생산설비에 따라 하부전극의 외부 표면에 형성되는 HSG가 브리지를 발생할 우려가 있는 경우에는 실린더형 하부전극의 내부 표면 또는 스택형 하부전극의 상부 표면상에 형성되는 HSG의 크기를 크게 하고, 실린더형 하부전극의 내부 표면에 형성되는 HSG의 겹침으로 유전체막의 신뢰성이 문제가 되는 경우에는 반대로 실린더형 하부전극의 외부 표면에 형성되는 HSG의 크기를 크게 할 수 있다.
또한, 어느 경우든 불순물의 도핑 농도가 높은 비정질 실리콘층을 둠으로써, 고농도의 비정질 실리콘층에서는 실리콘 원자의 이동이 잘 일어나지 않으므로, 불순물의 도핑 농도가 낮은 층의 실리콘 원자가 거의 모두 HSG로 성장하더라도, 농도가 높은 층에서는 실리콘 원자의 이동이 거의 정지되어, 결과적으로 웨이퍼간 또는 웨이퍼 내의 어느 곳에서나 균일한 크기의 HSG가 성장되어 전체적으로 균일한 커패시턴스를 얻을 수 있다. 또한, 농도가 높은 층에서는 실리콘 원자의 이동이 거의 정지되어 국부적인 두께 감소현상이 억제되어 기계적인 강도 면에서도 우수하게 된다.
또한, 후속하는 열처리 과정에서 불순물의 도핑 농도가 높은 층에서 불순물의 도핑 농도가 낮은 층으로 불순물이 확산되어, 커패시턴스가 증가하고 Cmin/Cmax비가 개선되는 효과가 있다.

Claims (29)

  1. 내외부 표면에 반구형 그레인이 형성된 실린더형 하부전극;
    상기 실린더형 하부전극 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 상부전극을 구비하고,
    상기 실린더형 하부전극의 내부 표면에 형성된 반구형 그레인의 평균 크기가 상기 실린더형 하부전극의 외부 표면에 형성된 반구형 그레인의 평균 크기와 다른 것을 특징으로 하는 반구형 그레인 커패시터.
  2. 제1항에 있어서, 상기 실린더형 하부전극의 내부 표면에 형성된 반구형 그레인의 평균 크기가 상기 실린더형 하부전극의 외부 표면에 형성된 반구형 그레인의 평균 크기보다 큰 것을 특징으로 하는 반구형 그레인 커패시터.
  3. 제1항에 있어서, 상기 실린더형 하부전극의 내부 표면에 형성된 반구형 그레인의 평균 크기가 상기 실린더형 하부전극의 외부 표면에 형성된 반구형 그레인의 평균 크기보다 작은 것을 특징으로 하는 반구형 그레인 커패시터.
  4. 제1항에 있어서, 상기 실린더형 하부전극의 밑면이 노출되는 언더컷이 형성되고, 상기 노출된 하부전극의 밑면에도 상기 유전체막 및 상부전극이 형성된 것을 특징으로 하는 반구형 그레인 커패시터.
  5. 제4항에 있어서, 상기 노출된 하부전극의 밑면에도 반구형 그레인이 형성된 것을 특징으로 하는 반구형 그레인 커패시터.
  6. 표면에 반구형 그레인이 형성된 스택형 하부전극;
    상기 스택형 하부전극 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 상부전극을 구비하고,
    상기 스택형 하부전극의 측면에 형성된 반구형 그레인의 평균 크기가 상기 스택형 하부전극의 상부 표면에 형성된 반구형 그레인의 평균 크기보다 작은 것을 특징으로 하는 반구형 그레인 커패시터.
  7. 제6항에 있어서, 상기 스택형 하부전극의 밑면이 노출되는 언더컷이 형성되고, 상기 노출된 하부전극의 밑면에도 상기 유전체막 및 상부전극이 형성된 것을 특징으로 하는 반구형 그레인 커패시터.
  8. 제6항에 있어서, 상기 노출된 하부전극의 밑면에도 반구형 그레인이 형성된 것을 특징으로 하는 반구형 그레인 커패시터.
  9. 기판 상에 불순물의 도핑 농도가 서로 다른 적어도 2 이상의 비정질 실리콘층을 증착하여 실린더형 하부전극을 형성하는 단계;
    상기 실린더형 하부전극의 실리콘 원자를 이동시켜 상기 하부전극 표면의 적어도 일부에 반구형 그레인을 성장하는 단계;
    상기 반구형 그레인이 형성된 하부전극 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  10. 제9항에 있어서, 상기 실린더형 하부전극을 이루는 2 이상의 비정질 실리콘층의 도핑 농도는, 상기 실린더형 하부전극의 내부 표면을 이루는 비정질 실리콘층의 도핑 농도가 상기 실린더형 하부전극의 외부 표면을 이루는 비정질 실리콘층의 도핑 농도보다 높은 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  11. 제9항에 있어서, 상기 실린더형 하부전극을 이루는 2 이상의 비정질 실리콘층의 도핑 농도는, 상기 실린더형 하부전극의 내부 표면을 이루는 비정질 실리콘층의 도핑 농도가 상기 실린더형 하부전극의 외부 표면을 이루는 비정질 실리콘층의 도핑 농도보다 낮은 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  12. 제9항에 있어서, 상기 실린더형 하부전극을 이루는 비정질 실리콘층은 3 층으로 이루어지고, 그중 가운데에 있는 비정질 실리콘층의 도핑 농도가 가장 높은 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  13. 제9항에 있어서, 상기 2 이상의 비정질 실리콘층은 각 층마다 일정한 도핑 농도를 가지는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  14. 제9항에 있어서, 상기 2 이상의 비정질 실리콘층의 도핑 농도는 연속적으로 변화하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  15. 제9항에 있어서, 상기 2 이상의 비정질 실리콘층을 증착하는 단계에서, 상기 불순물 도핑은 상기 비정질 실리콘층의 증착과 동시에 이루어지는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  16. 제9항에 있어서, 상기 반구형 그레인을 성장하는 단계는, 상기 실린더형 하부전극의 내부 표면에만 반구형 그레인을 형성하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  17. 제16항에 있어서, 상기 반구형 그레인이 형성되지 않은 실린더형 하부전극의 외부 표면은 상기 하부전극을 인접한 다른 하부전극과 전기적으로 분리하는 전극간 절연막 패턴과 접하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  18. 제16항에 있어서, 상기 반구형 그레인이 형성되지 않은 실린더형 하부전극의 외부 표면은 상기 유전체막과 접하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  19. 제9항에 있어서, 상기 반구형 그레인을 형성하는 단계는, 상기 실린더형 하부전극의 외부 표면에만 반구형 그레인을 형성하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  20. 제9항에 있어서, 상기 반구형 그레인을 성장하는 단계는, 상기 실린더형 하부전극의 내외부 표면에 반구형 그레인을 형성하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  21. 제18항 내지 제20항의 어느 한 항에 있어서, 상기 실린더형 하부전극의 밑면을 노출하여 언더컷을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  22. 제21항에 있어서, 상기 반구형 그레인을 성장하는 단계는, 상기 노출된 실린더형 하부전극의 밑면에도 반구형 그레인을 형성하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  23. 제9항에 있어서, 상기 반구형 그레인을 성장하는 단계와 유전체막을 형성하는 단계는 인시튜로 수행하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  24. 제9항에 있어서, 상기 유전체막을 성장하는 단계는,
    상기 반구형 그레인이 형성된 하부전극의 표면을 급속 질화처리 하는 단계; 및
    상기 급속 질화처리된 하부전극의 표면에 유전체막을 형성하는 단계를 구비하고, 상기 급속 질화처리 단계는 상기 반구형 그레인을 성장하는 단계와 인시튜로 수행하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  25. 기판 상에 불순물이 제1농도로 도핑된 비정질 실리콘층을 증착하여 실린더 형상의 제1하부전극층을 형성하는 단계;
    상기 제1하부전극층 상에 상기 제1농도보다 낮은 제2농도로 불순물이 도핑된 비정질 실리콘층을 증착하여 상기 제1하부전극층 내부를 모두 메우는 제2하부전극층을 형성하는 단계;
    상기 제1 및 제2하부전극층의 실리콘 원자를 이동시켜 상기 제1 및 제2하부전극층의 표면에 반구형 그레인을 성장하는 단계;
    상기 반구형 그레인이 형성된 제1 및 제2하부전극층 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  26. 제25항에 있어서, 상기 제1 및 제2농도는 각각 일정한 값을 가지는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  27. 제25항에 있어서, 상기 제1 및 제2농도는 연속적으로 변화하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  28. 제25항에 있어서, 상기 실린더형 제1하부전극층의 밑면을 노출하여 언더컷을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
  29. 제28항에 있어서, 상기 반구형 그레인을 성장하는 단계는, 상기 노출된 실린더형 제1하부전극층의 밑면에도 반구형 그레인을 형성하는 것을 특징으로 하는 반구형 그레인 커패시터의 형성방법.
KR1019990044301A 1999-01-20 1999-10-13 반구형 그레인 커패시터 및 그 형성방법 KR100363083B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019990044301A KR100363083B1 (ko) 1999-01-20 1999-10-13 반구형 그레인 커패시터 및 그 형성방법
TW089100054A TW454336B (en) 1999-01-20 2000-01-04 Methods of forming HSG capacitors from nonuniformly doped amorphous silicon layers and HSG capacitors formed thereby
JP2000007172A JP3763714B2 (ja) 1999-01-20 2000-01-14 半球形グレーンキャパシタ及びその形成方法
US09/487,740 US6385020B1 (en) 1999-01-20 2000-01-19 Methods of forming HSG capacitors from nonuniformly doped amorphous silicon layers and HSG capacitors formed thereby
DE10002315A DE10002315A1 (de) 1999-01-20 2000-01-20 Verfahren zum Ausbilden von HSG-Kondensatoren aus ungleichmäßig dotierten amorphen Siliziumschichten und darin ausgebildeten HSG-Kondensatoren

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR1019990001654 1999-01-20
KR19990001654 1999-01-20
KR19990012038 1999-04-07
KR1019990012038 1999-04-07
KR1019990044301A KR100363083B1 (ko) 1999-01-20 1999-10-13 반구형 그레인 커패시터 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20000052343A true KR20000052343A (ko) 2000-08-25
KR100363083B1 KR100363083B1 (ko) 2002-11-30

Family

ID=27349892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990044301A KR100363083B1 (ko) 1999-01-20 1999-10-13 반구형 그레인 커패시터 및 그 형성방법

Country Status (5)

Country Link
US (1) US6385020B1 (ko)
JP (1) JP3763714B2 (ko)
KR (1) KR100363083B1 (ko)
DE (1) DE10002315A1 (ko)
TW (1) TW454336B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058573A (ko) * 2000-12-30 2002-07-12 박종섭 반도체소자 및 그 제조 방법
KR100377171B1 (ko) * 2000-08-31 2003-03-26 주식회사 하이닉스반도체 반구형 실리콘을 이용한 반도체 소자의 캐패시터 형성방법
KR100379331B1 (ko) * 2000-01-25 2003-04-10 주식회사 하이닉스반도체 커패시터 하부 전극 및 그 제조 방법
KR100510742B1 (ko) * 2000-12-30 2005-08-30 주식회사 하이닉스반도체 반도체소자의 커패시터 및 그 제조방법
KR100606382B1 (ko) * 1999-12-28 2006-07-31 주식회사 하이닉스반도체 엠피에스를 이용한 실린더형 캐패시터 형성 방법 및 그를구비하는 반도체 소자
KR100630669B1 (ko) * 2000-09-28 2006-10-02 삼성전자주식회사 반구형 그레인 커패시터 및 그 형성방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937314A (en) * 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
KR100347764B1 (ko) * 2000-10-19 2002-08-09 삼성전자 주식회사 주사전자현미경 이미지를 이용한 반도체 웨이퍼 표면의 입자성장도 수치적 분석방법과 이를 위한 장치
EP1421607A2 (en) * 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films
US7026219B2 (en) * 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
US6410955B1 (en) 2001-04-19 2002-06-25 Micron Technology, Inc. Comb-shaped capacitor for use in integrated circuits
KR100368978B1 (ko) * 2001-04-30 2003-01-24 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
US6888217B2 (en) * 2001-08-30 2005-05-03 Micron Technology, Inc. Capacitor for use in an integrated circuit
JP2003282733A (ja) 2002-03-26 2003-10-03 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US6706635B2 (en) * 2002-06-05 2004-03-16 Texas Instruments Incorporated Innovative method to build a high precision analog capacitor with low voltage coefficient and hysteresis
KR20040007794A (ko) * 2002-07-11 2004-01-28 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US7294582B2 (en) * 2002-07-19 2007-11-13 Asm International, N.V. Low temperature silicon compound deposition
WO2004009861A2 (en) * 2002-07-19 2004-01-29 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US7214978B2 (en) * 2004-02-27 2007-05-08 Micron Technology, Inc. Semiconductor fabrication that includes surface tension control
JP2006041497A (ja) 2004-06-24 2006-02-09 Elpida Memory Inc 半導体装置及びその製造方法
US7629270B2 (en) * 2004-08-27 2009-12-08 Asm America, Inc. Remote plasma activated nitridation
US7966969B2 (en) * 2004-09-22 2011-06-28 Asm International N.V. Deposition of TiN films in a batch reactor
US7629267B2 (en) * 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
WO2007075369A1 (en) * 2005-12-16 2007-07-05 Asm International N.V. Low temperature doped silicon layer formation
US8103679B1 (en) 2006-01-13 2012-01-24 CareerBuilder, LLC Method and system for matching data sets of non-standard formats
US7691757B2 (en) 2006-06-22 2010-04-06 Asm International N.V. Deposition of complex nitride films
JP4524687B2 (ja) * 2007-01-15 2010-08-18 エルピーダメモリ株式会社 半導体装置
JP2008283026A (ja) * 2007-05-11 2008-11-20 Elpida Memory Inc 半導体装置の製造方法および半導体装置
US7629256B2 (en) * 2007-05-14 2009-12-08 Asm International N.V. In situ silicon and titanium nitride deposition
TW201027783A (en) * 2008-09-19 2010-07-16 Applied Materials Inc Methods of making an emitter having a desired dopant profile
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
KR101854519B1 (ko) * 2015-05-29 2018-05-03 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서 및 그 제조 방법

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59171157A (ja) 1983-03-18 1984-09-27 Hitachi Ltd 半導体装置
US5691249A (en) 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
JP2886280B2 (ja) 1990-06-29 1999-04-26 宮城沖電気株式会社 半導体記憶装置の製造方法
US5242536A (en) 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
KR940011801B1 (ko) 1991-03-23 1994-12-26 삼성전자 주식회사 고용량 캐패시터를 포함하는 반도체 장치 및 그의 제조방법
US5234857A (en) 1991-03-23 1993-08-10 Samsung Electronics, Co., Ltd. Method of making semiconductor device having a capacitor of large capacitance
JP2508948B2 (ja) 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
TW243541B (ko) 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
US5142438A (en) 1991-11-15 1992-08-25 Micron Technology, Inc. Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact
KR960010002B1 (ko) 1991-12-18 1996-07-25 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
US5208479A (en) 1992-05-15 1993-05-04 Micron Technology, Inc. Method of increasing capacitance of polycrystalline silicon devices by surface roughening and polycrystalline silicon devices
DE4321638A1 (de) 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
JP2786071B2 (ja) 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
US5278091A (en) 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node
KR970000977B1 (ko) 1993-05-21 1997-01-21 현대전자산업 주식회사 반도체 소자의 캐패시터 제조방법
DE4419074C2 (de) 1993-06-03 1998-07-02 Micron Semiconductor Inc Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung
JPH0738068A (ja) 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5330931A (en) 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
JPH07161931A (ja) 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
US5407534A (en) 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5656531A (en) 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
KR950021644A (ko) 1993-12-31 1995-07-26 김주용 반도체 기억장치 및 그 제조방법
US5362632A (en) 1994-02-08 1994-11-08 Micron Semiconductor, Inc. Barrier process for Ta2 O5 capacitor
US5696014A (en) 1994-03-11 1997-12-09 Micron Semiconductor, Inc. Method for increasing capacitance of an HSG rugged capacitor using a phosphine rich oxidation and subsequent wet etch
US5418180A (en) 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP2803589B2 (ja) 1995-01-13 1998-09-24 日本電気株式会社 半導体装置の製造方法
KR0165499B1 (en) 1995-01-26 1998-12-15 Samsung Electronics Co Ltd Capacitor fabrication method of semiconductor device
US5726085A (en) 1995-03-09 1998-03-10 Texas Instruments Inc Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback
KR0165496B1 (ko) 1995-03-22 1998-12-15 윤종용 고집적 반도체장치의 캐패시터 제조방법
JP2827958B2 (ja) 1995-04-27 1998-11-25 日本電気株式会社 半導体記憶装置の容量素子の製造方法
US5658381A (en) 1995-05-11 1997-08-19 Micron Technology, Inc. Method to form hemispherical grain (HSG) silicon by implant seeding followed by vacuum anneal
US5597754A (en) 1995-05-25 1997-01-28 Industrial Technology Research Institute Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process
US5663090A (en) 1995-06-29 1997-09-02 Micron Technology, Inc. Method to thermally form hemispherical grain (HSG) silicon to enhance capacitance for application in high density DRAMs
KR100232160B1 (ko) 1995-09-25 1999-12-01 김영환 반도체 장치의 커패시터 구조 및 그 제조방법
US5639685A (en) 1995-10-06 1997-06-17 Micron Technology, Inc. Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon
US5634974A (en) 1995-11-03 1997-06-03 Micron Technologies, Inc. Method for forming hemispherical grained silicon
US5612558A (en) 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
US5753559A (en) 1996-01-16 1998-05-19 United Microelectronics Corporation Method for growing hemispherical grain silicon
US5691228A (en) 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US5891744A (en) 1996-01-29 1999-04-06 Micron Technology, Inc. Method of monitoring a process of manufacturing a semiconductor wafer including hemispherical grain polysilicon
US5554557A (en) 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
US5721171A (en) 1996-02-29 1998-02-24 Micron Technology, Inc. Method for forming controllable surface enhanced three dimensional objects
KR100195329B1 (ko) 1996-05-02 1999-06-15 구본준 반도체 소자의 캐패시터 제조 방법
US5618747A (en) 1996-06-03 1997-04-08 Industrial Technology Research Institute Process for producing a stacked capacitor having polysilicon with optimum hemispherical grains
US5798280A (en) 1996-12-02 1998-08-25 Micron Technology, Inc. Process for doping hemispherical grain silicon
US5759894A (en) 1997-02-28 1998-06-02 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor using HSG-Si
US5804480A (en) 1997-02-28 1998-09-08 Vanguard International Semiconductor Corporation method for forming a DRAM capacitor using HSG-Si technique and oxygen implant
US5851878A (en) 1997-04-01 1998-12-22 United Microelectronics Corporation Method of forming a rugged polysilicon fin structure in DRAM
US5837581A (en) 1997-04-04 1998-11-17 Vanguard International Semiconductor Corporation Method for forming a capacitor using a hemispherical-grain structure
KR100247931B1 (ko) 1997-05-21 2000-03-15 윤종용 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법
US5874336A (en) 1997-06-23 1999-02-23 Vanguard International Semiconductor Manufacturing Method to improve yield for capacitors formed using etchback of polysilicon hemispherical grains
US5851875A (en) 1997-07-14 1998-12-22 Micron Technology, Inc. Process for forming capacitor array structure for semiconductor devices
US5763306A (en) 1997-10-24 1998-06-09 Vanguard International Semiconductor Corporation Method of fabricating capacitor over bit line COB structure for a very high density DRAM applications
JP3180740B2 (ja) * 1997-11-11 2001-06-25 日本電気株式会社 キャパシタの製造方法
US5885867A (en) 1997-12-03 1999-03-23 Samsung Electronics Co., Ltd. Methods of forming hemispherical grained silicon layers including anti-nucleation gases
US5956587A (en) 1998-02-17 1999-09-21 Vanguard International Semiconductor Corporation Method for crown type capacitor in dynamic random access memory
US5897352A (en) 1998-03-25 1999-04-27 Vanguard International Semiconductor Corporation Method of manufacturing hemispherical grained polysilicon with improved adhesion and reduced capacitance depletion
US5948703A (en) 1998-06-08 1999-09-07 Advanced Micro Devices, Inc. Method of soft-landing gate etching to prevent gate oxide damage
US5913119A (en) 1998-06-26 1999-06-15 Vanguard Int Semiconduct Corp Method of selective growth of a hemispherical grain silicon layer on the outer sides of a crown shaped DRAM capacitor structure
KR100357176B1 (ko) * 1998-12-23 2003-02-19 주식회사 하이닉스반도체 커패시터의구조및제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100606382B1 (ko) * 1999-12-28 2006-07-31 주식회사 하이닉스반도체 엠피에스를 이용한 실린더형 캐패시터 형성 방법 및 그를구비하는 반도체 소자
KR100379331B1 (ko) * 2000-01-25 2003-04-10 주식회사 하이닉스반도체 커패시터 하부 전극 및 그 제조 방법
KR100377171B1 (ko) * 2000-08-31 2003-03-26 주식회사 하이닉스반도체 반구형 실리콘을 이용한 반도체 소자의 캐패시터 형성방법
KR100630669B1 (ko) * 2000-09-28 2006-10-02 삼성전자주식회사 반구형 그레인 커패시터 및 그 형성방법
KR20020058573A (ko) * 2000-12-30 2002-07-12 박종섭 반도체소자 및 그 제조 방법
KR100510742B1 (ko) * 2000-12-30 2005-08-30 주식회사 하이닉스반도체 반도체소자의 커패시터 및 그 제조방법

Also Published As

Publication number Publication date
JP3763714B2 (ja) 2006-04-05
KR100363083B1 (ko) 2002-11-30
US6385020B1 (en) 2002-05-07
DE10002315A1 (de) 2000-07-27
JP2000216346A (ja) 2000-08-04
TW454336B (en) 2001-09-11

Similar Documents

Publication Publication Date Title
KR100363083B1 (ko) 반구형 그레인 커패시터 및 그 형성방법
US6307730B1 (en) Capacitor formed by lower electrode having inner and outer uneven surfaces
US7666738B2 (en) Method for fabricating capacitor of semiconductor device
KR20010083563A (ko) 폴리머 부착에 의한 선택적 반구형 그레인 성장을 이용한커패시터의 형성방법 및 이에 의해 형성된 커패시터
US6368913B1 (en) Method of manufacturing a semiconductor device and a semiconductor device
JPH10275901A (ja) コンデンサおよびメモリ構造体とその製造法
KR20010008604A (ko) 고집적 반도체장치의 하부전극 형성방법
KR100522420B1 (ko) 도핑효율을 증대시킨 엠피에스 구조의 캐패시터 제조 방법
KR100445063B1 (ko) 반도체 소자의 커패시터 형성 방법
KR100351455B1 (ko) 반도체장치의 스토리지노드 전극 형성방법
KR100531461B1 (ko) 엠피에스 공정을 이용한 캐패시터의 제조 방법
US6204121B1 (en) Method for bottom electrode of capacitor
KR100384841B1 (ko) 반구형실리콘그레인을 이용한 반도체 소자의 캐패시터형성방법
US6291294B1 (en) Method for making a stack bottom storage node having reduced crystallization of amorphous polysilicon
KR100384843B1 (ko) 캐패시터의 제조 방법
JPH04209570A (ja) 半導体素子の製造方法
KR100548846B1 (ko) 도핑 균일도를 향상시킨 캐패시터의 제조 방법
KR100853458B1 (ko) 실리콘게르마늄 섬을 이용한 캐패시터의 제조 방법
KR100404478B1 (ko) 반도체소자의 커패시터 형성방법
KR20010008584A (ko) 고집적 반도체장치의 커패시터 형성방법
KR100744107B1 (ko) 캐패시터 제조 방법
KR19990031793A (ko) 헤미스피리컬 그레인층을 이용한 반도체장치의 커패시터 형성방법
KR20010005040A (ko) 반도체 메모리소자의 커패시터 전하저장전극 형성방법
KR20050002056A (ko) 엠피에스 도핑 효율을 향상시킨 반도체 소자의 캐패시터제조 방법
KR19980076543A (ko) 반도체장치의 커패시터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091113

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee