KR19990031793A - 헤미스피리컬 그레인층을 이용한 반도체장치의 커패시터 형성방법 - Google Patents

Abstract

헤미스피리컬 그레인층(HemiSpherical Grain layer)을 이용한 커패시터(capacitor) 형성 방법을 개시한다. 본 발명은, 반도체 기판 상에 질화 실리콘층을 포함하는 절연층을 형성하고, 그 상에 산화층을 형성한다. 다음에, 산화층 및 절연층을 패터닝하여, 반도체 기판을 노출시키는 콘택홀을 가지는 절연층 패턴 및 산화층 패턴을 형성한다. 이어서, 산화층 패턴 상에 노출되는 반도체 기판에 접촉하는 하부 전극을 형성한다. 다음에, 하부 전극의 표면에 헤미스피리컬 그레인층을 형성한다. 연후에, 헤미스피리컬 그레인층 상에 유전층을 형성하고, 유전층 상에 상부 전극을 형성한다.

Description

헤미스피리컬 그레인층을 이용한 반도체 장치의 커패시터 형성 방법.

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 헤미스피리컬 그레인층(HemiSpherical Grain layer;이하 "HSG층"이라 한다)을 이용한 커패시터(capacitor) 형성 방법에 관한 것이다.

반도체 장치가 고집적화됨에 따라 커패시터의 정전 용량(capacitance)의 증대가 요구되고 있다. 커패시터의 정전 용량을 증대시키려는 방안의 하나로 커패시터의 하부 전극, 즉, 스토리지 전극(storage node)의 표면적을 증가시키는 방안이 제안되고 있다. 하부 전극의 표면적이 증가하면, 상기 하부 전극 상에 형성되는 유전층의 유효 면적이 증가되므로, 커패시터의 정전 용량이 증대된다. 이와 같은 유전층의 유효 면적을 증대시키는 방안 중에, 기존의 하부 전극의 표면에 HSG층을 형성하고, 상기 HSG층 상에 유전층을 형성함으로써, 상기 유전층의 유효 면적을 증대시키는 방법이 제안되고 있다.

도 1은 종래의 커패시터 형성 방법을 설명하기 위해서 도시한 단면도이다.

종래의 커패시터 형성 방법은, 반도체 기판(10)에 절연층을 형성한다. 다음에, 이후에 형성되는 하부 전극(35)의 하부층으로 질화 실리콘층(SiN)을 상기 절연층 상에 형성한다. 다음에, 상기 질화 실리콘층 및 절연층을 순차적으로 패터닝(patterning)하여, 상기 반도체 기판(10)을 노출시키는 콘택홀(contact hole;27)을 가지는 질화 실리콘층 패턴(25) 및 절연층 패턴(20)을 형성한다. 이후에, 상기 질화 실리콘층 패턴(25) 상에 상기 콘택홀(27)을 통해서, 상기 반도체 기판(10)과 접촉하여 전기적으로 연결되는 하부 전극(35)을 형성한다. 이때, 상기 하부 전극(35)의 하부에 콘택홀(27)을 채우며, 상기 반도체 기판(10)에 접촉하는 플러그(plug;30)를 더 형성할 수 있다. 다음에, 상기 하부 전극(35)의 표면에 실리콘 소오스 가스(silicon source gas)를 공급하여 HSG층(40)을 형성한다. 이후에 상기 HSG층(40) 상에 유전층(50) 및 상부 전극(60)을 형성한다.

이와 같이, 상기 하부 전극(35)의 하부층으로 질화 실리콘층 패턴(25)을 이용하는 경우에는, 하부 전극(35)의 표면에 실리콘 소오스 가스를 공급하여 HSG층(40)을 형성할 때, 상기 실리콘 소오스 가스의 선택적 손실(selectivity loss)이 발생할 수 있다. 즉, 상기 질화 실리콘층 패턴(25)의 질소 원자(N)와 상기 실리콘 소오스 가스의 실리콘 원자(Si) 간의 결합(bonding)의 형성이 용이하게 일어나므로, 상기 질화 실리콘층 패턴(25)상에 실리콘 소오스 가스가 증착될 확률이 높다. 이에 따라, 상기 질화 실리콘층 패턴(25)상에 상기 실리콘 소오스 가스가 증착되지 않는 시간인 인큐베이션 시간(incubation time)이 감소한다. 따라서 상기 하부 전극(35)의 표면에 HSG층(40)을 형성하는 데 소모되어야 할 상기 실리콘 소오스 가스의 일부가, 상기 질화 실리콘층 패턴(25) 상에 증착되어 실리콘층(도시되지 않음)을 형성하는 데 소모될 수 있다. 따라서, 실리콘 소오스 가스의 선택적 손실이 발생한다.

이에 따라, 상기 HSG층(40)을 형성하는 데 실질적으로 이용되는 실리콘 소오스 가스의 양이 감소하므로, 상기 HSG층(40)을 구비하는 그레인(grain)의 핵생성(nucleation) 가능성이 줄어든다. 따라서, 형성되는 HSG층(40)의 평균 그레인 크기 또한 작아진다. 이와 같은 효과를 극복하기 위해서, 즉, 상기 HSG층(40)의 평균 그레인 크기를 증가시키기 위해서, HSG층(40)을 형성하는 공정에서의 공정 온도를 증가시키는 것이 요구된다. 이러한 공정 온도의 증가는, 상기 질화 실리콘층 패턴(25) 상에 증착되는 실리콘 소오스 가스에 의해 형성되는 상기 실리콘막의 성장을 보다 더 유발할 수 있어, 상기 하부 전극(35)들 간의 공정 마진(process margin)의 감소를 유발시킬 수 있다.

본 발명이 이루고자 하는 기술적 과제는 하부 전극의 하부층에서의 실리콘 소오스 가스의 선택적 손실을 방지하고, 형성되는 HSG층의 평균 그레인 크기를 증가시키며 하부 전극의 표면에 HSG층을 형성시킬 수 있어, 보다 높은 정전 용량을 가질 수 있는 커패시터 형성 방법을 제공하는 데 있다.

도 1은 종래의 커패시터 형성 방법을 설명하기 위해서 도시한 단면도이다.

도 2 내지 도 6은 본 발명의 커패시터 형성 방법을 설명하기 위해서 도시한 단면도들이다.

도 7과 도 8은 본 발명의 효과를 설명하기 위해서 도시한 주사 전자 현미경 사진들이다.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 절연층을 형성한다. 이때, 상기 절연층은 질화 실리콘층을 포함하여 형성된다. 이후에, 상기 절연층 상에 산화층을 형성한다. 이때, 상기 산화층은 20Å 내지 100Å의 두께로 형성된다. 또한 상기 산화층은 급속 열처리 방법 또는 열산화 방법으로 형성된다. 이후에, 상기 산화층 및 절연층을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 가지는 산화층 패턴 및 절연층 패턴을 형성한다. 이후에, 상기 산화층 패턴 상에 상기 노출되는 반도체 기판에 접촉하는 하부 전극을 형성한다. 이어서, 상기 하부 전극의 표면에 헤미스피리컬 그레인층을 형성한다. 연후에, 상기 헤미스피리컬 그레인층 상에 유전층을 형성하고, 상기 유전층 상에 상부 전극을 형성한다.

본 발명에 따르면, 헤미스피리컬 그레인층을 형성하기 위해서 공급되는 실리콘 소오스 가스가 하부층에 증착되지 않는 시간, 즉, 인큐베이션 시간을 증가시킬 수 있어, 실리콘 소오스 가스의 선택적 손실을 줄일 수 있다. 이에 따라, 형성되는 HSG층의 평균 그레인 크기를 증가시킬 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2 내지 도 6은 본 발명의 실시예에 의한 커패시터 형성 방법을 설명하기 위하여 도시한 단면도들이다.

도 2는 반도체 기판(100) 상에 절연층(200) 및 산화층(300)을 형성하는 단계를 나타낸다.

구체적으로, 하부 구조(도시되지 않음)가 형성된 반도체 기판(100) 상에 제1절연층(210)을 형성한다. 이때, 제1절연층(210)으로는 HTO(High Temperature Oxide)층, USG(Undoped Silicate Glass)층, SOG(Spin On Glass)층 및 BPSG(BoroPhosphoSilicate Glass)층 등을 이용한다. 이후에, 상기 제1절연층(210) 상에 제2절연층(230)을 형성한다. 이때, 상기 제2절연층으로는 질화 실리콘층을 이용한다. 이와 같이 하여 제1절연층(210) 및 제2절연층(230)으로 이루어지는 절연층(200)을 형성한다.

다음에, 상기 절연층(200) 상에 산화층(300)을 형성한다. 상기 산화층(300)을 형성하는 방법으로는 다음과 같은 방법 등을 이용한다. 먼저, 상기 제2절연층(230)이 형성된 반도체 기판(100)을 로(furnace)에 인입한 후, 800℃ 이하의 온도 조건으로 상기 제2절연층(230), 즉, 질화 실리콘층의 표면을 산화시키는 방법으로 상기 산화층(300)을 형성한다. 이때, 상기 산화층(300)은 20Å 내지 100Å의 두께로 형성된다. 바람직하게는 대략 700℃의 온도 조건에서 대략 100Å의 두께로 상기 산화층(300)을 형성한다. 또는, 상기 제2절연층(230)을 급속 열처리(Rapid Thermal Process;이하 "RTP"라 한다) 장치를 이용하여 열처리함으로써, 즉, 급속 열처리 방법으로 상기 질화 실리콘층, 즉, 제2절연층(230)의 표면에 산화층(300)을 형성한다. 이때, 대략 800℃ 내지 1100℃의 온도 조건으로 상기 RTP 방법을 수행하여 대략 20Å 내지 100Å의 두께의 산화층을 형성한다. 바람직하게는 50Å의 두께로 형성한다.

도 3은 산화층 패턴(350) 및 절연층 패턴(250)을 형성하는 단계를 나타낸다.

구체적으로, 산화층(300) 상에 상기 산화층(300)을 노출시키는 식각 저지층 패턴(400), 예컨대 포토레지스트 패턴(photoresist pattern)을 형성한다. 이후에, 상기 식각 저지층 패턴(400)을 마스크(mask)로, 상기 산화층(300) 및 절연층(200)을 순차적으로 식각한다. 이와 같이 식각하여, 상기 반도체 기판(100)을 노출시키는 콘택홀(270)을 가지는 산화층 패턴(350) 및 절연층 패턴(250)을 형성한다. 이때, 상기 절연층 패턴(250)은 제1절연층 패턴(215) 및 질화 실리콘층 패턴, 즉, 제2절연층 패턴(235)으로 구비된다.

도 4는 하부 전극(550)을 형성하는 단계를 나타낸다.

구체적으로, 산화층 패턴(250) 상에, 상기 콘택홀(270)에 의해서 노출되는 상기 반도체 기판(100)에 접촉하여 전기적으로 연결되는 도전층을 형성한다. 이때, 상기 도전층은 불수물이 도핑(doping)된 실리콘층을 포함하여 형성된다. 바람직하게는 비정질 실리콘층을 포함하여 형성된다. 또한, 상기 도전층의 하부층으로 상기 콘택홀(270)을 채우며 형성되고, 상기 반도체 기판(100)에 접촉되는 플러그(500)를 먼저 형성할 수 있다. 이후에, 상기 도전층을 패터닝하여 하부 전극(550)을 형성한다.

도 5는 하부 전극(550)의 표면에 HSG층(600)을 형성하는 단계를 나타낸다.

구체적으로, 하부 전극(550)의 표면에 실리콘 소오스 가스, 예컨대 실란(SiH₄) 가스, 디실란(Si₂H₆) 가스 및 그 혼합 가스 등과 같은 실리콘 소오스 가스를 공급하며 열처리한다. 이와 같이 하면, 상기 하부 전극(550)의 표면에 선택적으로 실리콘 핵(silicon nuclei)이 형성되고, 상기 핵이 성장되어 그레인들로 구비되는 HSG층이 형성된다.

이때, 상기 하부 전극(550)의 하부층이 산화층 패턴(350)인 경우는 종래의 질화 실리콘층 패턴(25)을 하부층으로 이용하는 경우에 비해서, 상기 산화층 패턴(350) 상에 실리콘 소오스 가스가 잘 증착되지 않는다. 즉, 실리콘과 산소(O) 본딩(bonding)의 결합 에너지와 실리콘과 질소 본딩의 결합 에너지는 차이가 있어, 산소와 실리콘의 결합이 형성되기가 덜 용이하다. 따라서, 상기 산화층 패턴(350)을 하부층으로 이용하는 경우에는 보다 긴 인큐베이션 시간, 즉, 상기 실리콘 소오스 가스가 증착되지 않는 시간을 가진다. 따라서, 상기 실리콘 소오스 가스의 선택적 손실을 보다 방지할 수 있다. 따라서, 실리콘 소오스 가스가 HSG층(600)을 형성하는 데 소모될 확률이 보다 증가하므로, 형성되는 HSG층(600)은 보다 큰 평균 그레인 크기를 가질 수 있다.

도 6은 유전층(700)과 상부 전극(800)을 형성하는 단계를 나타낸다.

구체적으로, HSG층(600) 상에 유전층(700)을 형성한다. 이때, NO(Nitride/Oxide)층 또는 ONO(Oxide/Nitride/Oxide)층 등을 이용하여 상기 유전층(700)을 형성한다. 또는 산화 탄탈륨(Ta₂O₅)층 등과 같은 고유전 물질층 등을 이용하여 상기 유전층(700)을 형성한다. 다음에, 상기 유전층(700) 상에 도전층, 예컨대 불순물이 도핑된 실리콘층 등을 형성한다. 이후에, 상기 도전층을 패터닝하여 상부 전극(800)을 형성한다.

도 7 및 도 8은 본 발명의 효과를 설명하기 위한 도시한 주사 전자 현미경(Scanning Electronic Microscope;이하 "SEM"이라 한다) 사진이다.

구체적으로, 종래의 기술에 따르는 방법 및 상술한 본 실시예에 따르는 방법으로 형성된 HSG층(40, 600)의 표면을 주사 전자 현미경을 이용하여 관측한다. 도 7은 종래의 기술에 의한 HSG층(40)의 표면 SEM 사진이고, 도 8은 본 발명에 의한 HSG층(600)의 표면 SEM 사진이다. HSG층(40, 600)을 형성하는 단계의 조건은 동일하며, 단지 하부 전극(550)의 하부층을 질화 실리콘층 패턴(25) 대신에 질화 실리콘층 패턴 상에 형성된 산화층 패턴(350)으로 형성한 점이 차이점이다. 도 8에서 도시된 바와 같이 본 실시예에 따라 형성된 HSG층(600)의 그레인은, 도 7에 도시된 종래의 기술에 따라 형성된 HSG층(40)의 그레인의 평균적인 크기에 비해 월등히 크게 형성됨이 명백하다.

이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

상술한 본 발명에 따르면, 종래의 기술에서의 하부 전극의 하부층으로 이용되는 질화 실리콘층을 대신하여 산화층을 형성하거나, 상기 질화 실리콘층 상에 산화층을 형성함으로써 상기 산화층 상에 실리콘 소오스가 증착되지 않는 시간, 즉, 인큐베이션 시간을 증가시킬 수 있다. 따라서 산화층에서의 실리콘이 증착되는 확률의 감소를 구현할 수 있어, 실리콘 소오스 가스의 선택적 손실을 줄일 수 있다. 이에 따라, 형성되는 HSG층의 평균 그레인 크기의 증가를 구현할 수 있다. 또한, 하부 전극의 하부층으로 질화 실리콘층 대신에 다른 물질층을 이용하는 경우에도 상기 물질층 상에 산화층을 형성함으로써 상술한 바와 같은 효과를 구현할 수 있다.

Claims (4)

1. 반도체 기판 상에 절연층을 형성하는 단계;

   상기 절연층 상에 산화층을 형성하는 단계;

   상기 산화층 및 절연층을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 가지는 산화층 패턴 및 절연층 패턴을 형성하는 단계;

   상기 산화층 패턴 상에 상기 노출되는 반도체 기판에 접촉하는 하부 전극을 형성하는 단계;

   상기 하부 전극의 표면에 헤미스피리컬 그레인층을 형성하는 단계;

   상기 헤미스피리컬 그레인층 상에 유전층을 형성하는 단계; 및

   상기 유전층 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
2. 제1항에 있어서, 상기 절연층은 질화 실리콘층을 포함하여 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
3. 제1항에 있어서, 상기 산화층은 20Å 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
4. 제1항에 있어서, 상기 산화층은 급속 열처리 방법 또는 열산화 방법을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.