KR19980076543A - 반도체장치의 커패시터 및 그 제조방법 - Google Patents

Abstract

반도체 장치의 커패시터 및 그 제조 방법에 대하여 개시하고 있다. 본 발명은 반도체 기판 상에 불순물이 도핑된 비정질 실리콘으로 도전 패턴을 형성한다. 이어서 도전 패턴 표면에 요철 구조의 HSG(Hemi Sperical Grain)층을 형성한 후, HSG층의 철부에 결정질 실리콘을 포함하는 도전성 돌기를 SEG(Selective Epitaxial Growth) 방법으로 형성하여 스토리지 전극(storage electrode)을 형성한다. 이후 결과물 상에 유전막을 증착하고 플레이트 전극(plate electrode)을 형성한다.

Description

반도체 장치의 커패시터 및 그 제조 방법.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 장치의 커패시터 및 그 제조 방법에 관한 것이다.

DRAM 장치에 있어서, 단위 메모리 셀(memory cell)의 면적 감소에 따른 셀 커패시턴스(cell capacitance)의 감소는 메모리 셀의 독출 능력을 저하시키고 에러율을 증가시키므로, 반도체 메모리 장치의 고집적화를 위해서는 특정치 이상의 셀 커패시턴스를 확보하여야 한다. 상기 셀 커패시턴스는 유전막의 유전율, 커패시터의 유효 면적과 유전막의 두께의 함수로, 그 상호 관계는 다음의 수학식 1에 따른다.

[수학식 1]

상기 수학식 1에서 C는 커패시턴스(capacitance), ε₀는 진공에서의 유전율 상수, ε_r는 유전막의 상대 유전율 상수, A는 커패시터의 유효 면적, d는 유전막 두께를 나타낸다. 수학식 1로부터, 상대 유전율 상수 ε_r이 높은 재료를 유전막으로 사용하거나 커패시터의 유효 면적 A를 증가시키면 커패시턴스의 증가를 얻을 수 있음을 알 수 있다. 또한 유전막의 두께 d를 감소시켜 커패시턴스의 증가를 가져올 수 있다.

이 중에서 반도체 장치의 커패시터의 커패시턴스를 증가시키기 위한 방법의 하나는 상대 유전율 상수가 기존의 유전막 재료보다 큰 강유전 물질을 사용하여 유전막을 형성하는 방법이 있다. 이러한 새로운 강유전 물질을 사용하는 경우에는 박막을 형성 공정의 개발, 상기 강유전 물질에 부합하는 새로운 전극의 개발 및 식각 공정의 개발과 함께 기존 공정과의 부합을 위해 수반되는 공정의 개발이 필요한 점등을 해결해야 한다. 더욱이, 유전막 두께를 감소시켜 커패시터의 커패시턴스를 증가시키는 방법은 유전막의 두께가 감소함에 따라 누설 전류가 증가하므로 유전막 두께의 감소에 한계를 가진다.

따라서, 셀 커패시턴스를 증가시키기 위해서 커패시터의 유효 면적을 증가시키는 방법이 현재 가장 일반적으로 채택되고 있다. 예를 들면, 커패시터의 구조를 스택(stack)형, 트랜치(trench)형, 실린더(cylinder)형 등과 같은 3차원 구조로 형성함으로써 표면적을 증가시키는 방법 등이 제안되고 있다. 그러나 3차원적인 구조를 갖는 커패시터는 그 형성 방법이 매우 복잡하고 셀 어레이(cell array) 영역과 주변회로 영역 사이에 큰 단차가 형성되어 패턴 불량이 발생되는 문제점이 있다. 또한 반도체 소자의 집적도가 보다 고집적화됨에 따라 커패시터가 차지하는 면적의 감소와 함께 커패시턴스의 더 많은 증가가 요구되어 단순한 3차원 구조를 형성에 의한 스토리지 전극의 표면적 증가만으로는 그 요구를 충족시킬 수 없다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 셀 어레이 영역과 주변회로 영역 사이에 큰 단차를 형성하지 않고 스토리지 전극 표면적을 더 증대시키는 방법으로 커패시터의 유효 면적을 보다 더 증가시켜, 커패시턴스를 증대시킬 수 있는 반도체 장치의 커패시터를 제공하는 데 있다.

또한 본 발명의 다른 기술적 과제는 상기 반도체 장치의 커패시터를 제조하는 데 적합한 제조 방법을 제공하는 데 있다.

도 1 내지 도 6은 본 발명에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.

*도면의 주요 부분에 대한 부호의 설명*

120 : 도전 패턴 130 : 요철 구조의 HSG층

141 : 차단막패턴 150 : 도전성 돌기

160 : 유전막170 : 플레이트 전극

상기 기술적 과제를 달성하기 위해서 본 발명은 스토리지 전극(storage electrode)과 유전막 및 플레이트 전극(plate electrode)을 포함한다. 상기 스토리지 전극(storage electrode)은 도전 패턴과 요철 구조의 HSG(HemiSpherical Grain)층 및 도전성 돌기로 이루어진다. 상기 도전 패턴은 저면이 반도체 기판의 활성 영역에 연결된다. 상기 요철 구조의 HSG층은 상기 도전 패턴의 표면에 위치한다. 상기 도전성 돌기는 상기 HSG층의 철부의 표면에 위치한다. 상기 유전막은 상기 스토리지 전극(storage electrode)을 뒤덮고, 그 상면에 플레이트 전극(plate electrode)이 접해 있다. 상기 도전 패턴은 인(Phosphorus) 또는 비소(Arsenic)로 도핑된 비정질 실리콘막인 것이 바람직하다. 상기 도전성 돌기는 도전성 결정질 실리콘막인 것이 바람직하다.

또한, 상기 다른 기술적 과제를 달성하기 위해서 본 발명은 반도체 기판 상에 도전 패턴을 형성하고 상기 도전 패턴 표면에 요철 구조의 HSG층을 형성한다. 이후, 상기 요철 구조의 HSG층을 뒤덮도록 차단막을 형성한 후 상기 HSG층의 표면에 형성된 철부가 노출되도록 상기 차단막의 일부를 식각 하여 차단막 패턴을 형성한다. 이어서 상기 차단막 패턴을 마스크로 하여 상기 노출된 HSG층의 철부에 도전성 돌기를 형성한다. 상기 차단막 패턴을 제거하고 유전막과 플레이트 전극(plate electrode)을 순차적으로 형성하는 단계를 포함한다. 상기 형성되는 도전성 돌기는 SEG(Selective Epitaxial Growth) 방법에 의해 형성되는 것이 바람직하다.

본 발명의 반도체 장치의 커패시터는 그 표면에 요철 구조의 HSG층이 형성된 도전 패턴과 상기 HSG층의 철부에 형성된 도전성 돌기로 이루어진 스토리지 전극(storage electrode)을 가진다. 따라서 본 발명의 반도체 장치의 커패시터는 유전막의 유효 면적이 효과적으로 증대되어 커패시턴스의 증대를 구현할 수 있다.이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

먼저, 도 6을 참조하여 본 발명의 반도체 장치의 커패시터를 설명한다.

본 발명의 반도체 장치의 커패시터는 저면이 반도체 기판(100)의 활성 영역에 연결되고 그 표면에 요철 구조의 HSG(HemiSpherical Grain)층(130)이 형성된 도전 패턴(120)을 포함한다. 상기 도전 패턴(120)은 불순물이 도핑된 비정질 실리콘막인 것이 바람직하다. 이때, 상기 불순물은 인(Phosphorus) 또는 비소(Arsenic)인 것이 바람직하다. 본 발명의 반도체 장치의 커패시터는 상기 HSG층(130)의 철부(131)에 형성된 도전성 돌기(150)를 포함한다. 이때, 상기 도전성 돌기(150)는 도전성 결정질 실리콘막인 것이 바람직하다. 상기 도전 패턴(120)과 상기 요철 구조의 HSG층(130) 및 상기 도전성 돌기(150)로 본 발명의 반도체 장치의 커패시터의 스토리지 전극(storage electrode)을 구성한다. 본 발명의 반도체 장치의 커패시터는 상기 스토리지 전극과 상기 스토리지 전극을 뒤덮도록 형성된 유전막(160)과 상기 유전막 상에 형성된 플레이트 전극(plate electrode;170)을 포함한다.

도 1 내지 도 6은 본 발명의 일예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 도시한 도면들이다.

도 1은 반도체 기판(100) 상에 도전 패턴(120)을 형성하는 단계를 나타낸다.

구체적으로 설명하면, 트랜지스터(도시되지 않음) 등과 같은 반도체 장치의 소자를 하부 구조물로 가지는 반도체 기판(100) 상에 상기 하부 구조물을 절연시킬 목적으로 절연층을 형성한다. 예컨대 산화막(SiO₂)등을 형성하여 상기 하부 구조물을 절연시킨다. 이후, 상기 절연층 상에 사진/식각 공정으로 포토레지스트 패턴(도시되지 않음)을 형성한다. 연후에, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연층을 식각하여 상기 반도체 기판(100)의 소정 영역을 노출시키는 콘택홀을 포함하는 절연층 패턴(110)을 형성한다.

이어서, 상기 노출된 반도체 기판(100)의 소정의 영역에 접하며 상기 콘택홀을 매몰하는 커패시터의 도전 패턴(120)을 형성한다. 구체적으로, 상기 포토레지스트 패턴을 제거한 후, 상기 절연층 패턴(110)이 형성된 결과물 전면에 도전층을 형성한다. 예컨대, 불순물이 도핑된 비정질 실리콘과 같은 도전 물질을 증착하여 형성한다. 상기 비정질 실리콘(amorphous silicon)를 형성하는 실리콘 소오스(silicon source) 가스는 사일레인(SiH₄)가스, 다이사일레인(Si₂H₆)가스 또는 그 혼합 가스인 것이 바람직하다. 상기 비정질 실리콘에 도전성을 가지도록 불순물, 예컨대 인(Phosphorus) 또는 비소(Arsenic)를 도핑하는 것이 바람직하다. 이와 같이 상기 도전층을 형성한 후 상기 도전층 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 도전층을 식각하여 도전 패턴(120)을 형성한다.

연후에 상기 도전 패턴(120)이 형성된 결과물 전면에 희생 산화막(도시되지 않음)을 형성하고 다시 제거하는 방법으로 상기 도전 패턴(120)의 표면에 흡착된 고분자 화합물(polymer) 또는 탄소 화합물 등과 같은 불순물과 결함들을 효과적으로 제거함으로써 이후에 안정된 요철 구조의 HSG층의 형성을 도모할 수 있다.

도 2는 상기 도전 패턴(120) 표면에 요철 구조의 HSG층(130)을 형성하는 단계를 나타낸다.

구체적으로 설명하면, 고진공, 예컨대 10^-6torr 이하의 고진공을 유지하는챔버(ultra high vacuum chamber)에 상기 도전 패턴(120)이 형성된 상기 반도체 기판(100)을 로딩(loading)한다. 연후에, 상기 고진공 챔버에 실리콘 소오스(silicon source) 가스를 포함하는 반응 가스를 공급한다. 상기 실리콘 소오스(silicon source) 가스는 상기 도전 패턴(120) 표면에 실리콘 결정핵을 형성하기 위해 필요한 가스로, 예컨대 사일레인(SiH₄) 가스, 다이사일레인(Si₂H₆) 가스 또는 그 혼합 가스인 것이 바람직하다. 상기 반응 가스를 상기 고진공 챔버에 공급하며, 비정질 실리콘 상(amorphous phase of silicon)이 결정질 실리콘 상(polysilicon phase)으로 상변태(phase transition)가 일어나는 온도까지 온도를 올려서 상기 도전 패턴(120)의 표면에 선택적으로 실리콘 결정핵(nuclei)이 형성되도록 한다. 즉, 시딩(seeding) 과정을 수행한다. 이후, 상기 결과물을 열처리(annealing) 방법으로 실리콘 원자들을 상기 시딩 과정에서 형성된 실리콘 결정핵으로 이동(migration)시켜 상기 실리콘 결정핵이 성장하도록하여 결정질 실리콘 그레인(grain)을 형성한다. 상기 결정질 실리콘 그레인을 HSG(HemiSpherical grain)이라 한다. 결과적으로 상기 도전 패턴(120) 표면에는 미세한 반구형의 그레인들의 울퉁 불퉁한 표면을 형성한다. 즉 요철 구조의 HSG층(130)이 형성된 표면이 형성되어 표면적이 증가한다.

연후에 상기 도전 패턴(120)의 표면에 형성된 요철 구조의 HSG층(130)을 뒤덮도록 차단막(140)을 형성한다. 상기 차단막(140)은 이후에 따르는 선택적 에피 성장(Selective Epitacxial Growth; 이하 SEG라 한다) 방법을 적용하는 단계에서 에피 성장을 차단하는 역할을 한다. 따라서 상기 차단막(140)은 산화막(SiO₂)으로 형성되는 것이 바람직하다. 또한 이후에 따르는 SEG 방법의 공정 조건에 따라 질화막(Si₃N₄)으로 상기 차단막(140)을 형성할 수도 있다.

도 3은 상기 요철 구조의 HSG층(130)의 철부(131)를 노출시키는 차단막 패턴(141)을 형성하는 단계를 나타낸다.

구체적으로, 상기 차단막(140)이 형성된 결과물 전면을 식각하여 상기 차단막의 일부를 제거한다. 예컨대 건식 식각으로 상기 도전 패턴(120)의 표면에 형성된 요철 구조의 HSG층(130)의 철부(131)가 노출될 때까지 상기 차단막(140)을 식각한다. 결과적으로 상기 요철 구조의 HSG(130)층의 표면의 철부(131)가 노출되고 상기 HSG층(130)의 요부의 표면을 차폐하는 차단막 패턴(141)이 형성된다.

도 4는 도전성 돌기(150)를 형성하는 단계를 나타낸다.

상기 차단막 패턴(141)을 마스크로하여 상기 노출된 HSG층(130)의 철부(131)에 도전성 돌기(150)를 형성한다. 상기 도전성 돌기(150)는 SEG(Selective Epitaxial Growth) 방법에 의해 선택적으로 형성된다. 즉 상기 차단막 패턴(141)에 의해 차폐되는 소정의 영역에서는 에피 성장이 일어나지 않고 노출된 각각의 HSG층(130)의 철부(131)에서만 에피 성장이 일어나 기둥 모양의 돌기(150)가 선택적으로 형성된다. 상기 형성되는 돌기(150)는 도전성 물질로 형성하는 것이 바람직하다. 예컨대, 실리콘 소오스(silicon source)로 SiCl₄, SiHCl₃, SiH₂Cl₂, SiH₄중의 어느 하나의 가스나 또는 그 혼합 가스를 포함하는 반응 가스로 형성되는 도전성의 결정질 실리콘으로 상기 도전성 돌기(150)가 형성되는 것이 바람직하다. 상술한 바와 같이 각각의 노출된 HSG층(130)의 철부(131)에 도전성 돌기(150)가 각각 형성되므로 상기 도전 패턴(120)과 상기 요철 구조의 HSG층(130), 상기 도전성 돌기(150)로 구비되는 전체 스토리지 전극의 표면적은 증대될 수 있다. 따라서 이후에 증착되는 유전막의 유효 표면적이 증대되므로 커패시터의 커패시턴스의 증대를 구현할 수 있다.

도 5는 차단막 패턴(141)을 제거하는 단계를 나타낸다.

상기 도전성 돌기(150)을 선택적 형성할 때 소정의 영역을 차폐하는 역할을 한 상기 차단막 패턴(141)을 제거한다. 예컨대, 불산(HF) 등을 사용하는 습식 식각을 통해 상기 차단막 패턴(141)을 제거함과 동시에 오염 물질(도시하지 않음)을 제거한다. 이렇게 되면, 상기 도전 패턴(120)과 요철 구조의 HSG층(130) 및 도전성 돌기(150)으로 스토리지 전극이 형성된다.

도 6은 유전막(160)을 증착하고 플레이트 전극(170)을 형성하는 단계를 나타낸다.

상기 도전 패턴(120)과 그 표면에 형성된 요철 구조의 상기 HSG층(130), 상기 HSG층의 철부(131)에 형성된 도전성 돌기(150)를 뒤덮도록 유전막(160)을 증착한다. 예컨대, NO(Nitride/Oxide)막, ONO(Oxide/Nitride/Oxide)막 또는 탄탈륨(Ta₂O₅)막과 같은 고유전막 등을 사용하여 커패시터의 유전막(160)을 형성한다. 이후, 상기 유전막(160)의 표면을 덮도록 불순물이 도핑된 폴리 실리콘층과 같은 도전층을 증착한 후 포토레지스트 패턴(도시 되지 않음)을 식각 마스크로 사용하여 상기 도전층을 식각하여 플레이트 전극(170)을 형성하여 커패시터를 완성한다.

이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 내에서 당 분야의 통상의 지식에 의해 그 변형이나 개량이 가능함이 명백하다.

상술한 바와 같이, 본 발명에 의한 커패시터의 스토리지 전극은 도전 패턴과 그 표면에 요철 구조로 형성된 HSG층과 상기 HSG층의 철부에 SEG 방법으로 선택적으로 성장시킨 도전성 돌기를 구비하여 전체 스토리지 전극의 표면적을 보다 더 증대시킨다. 따라서 커패시터의 유효 면적을 증대시킬 수 있어 작은 셀 크기를 가지는 반도체 DRAM의 커패시터의 커패시턴스의 증대를 구현할 수 있다.

Claims (8)

1. 저면이 반도체 기판의 활성 영역에 연결되고 그 표면에 요철 구조의 HSG층이 형성된 도전 패턴;

   상기 HSG층의 철부 상에 형성된 도전성 돌기;

   상기 도전 패턴, 상기 HSG층 및 상기 도전성 돌기로 이루어진 스토리지 전극 을 뒤덮도록 형성된 유전막; 및

   상기 유전막 상에 형성된 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
2. 제1항에 있어서, 상기 도전 패턴은 인(Phosphorus) 또는 비소(Arsenic)로 도핑된 비정질 실리콘막인 것을 특징으로 하는 반도체 장치의 커패시터.
3. 제1항에 있어서, 상기 도전성 돌기는 도전성 결정질 실리콘막인 것을 특징으로 하는 반도체 장치의 커패시터.
4. 반도체 기판 상에 도전 패턴을 형성하는 단계;

   상기 도전 패턴의 표면에 요철 구조의 HSG(HemiSperical Grain)층을 형성하는 단계;

   상기 요철 구조의 HSG층을 뒤덮도록 차단막을 형성하는 단계;

   상기 HSG층의 표면에 형성된 철부가 노출되도록 상기 차단막의 일부를 식각 하여 차단막 패턴을 형성하는 단계;

   상기 차단막 패턴을 마스크로 하여 상기 노출된 HSG층의 철부에 도전성 돌기를 형성하는 단계;

   상기 차단막 패턴을 제거하는 단계;

   상기 차단막 패턴이 제거된 결과물 전면에 유전막을 형성하는 단계; 및

   상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
5. 제4항에 있어서, 상기 도전 패턴은 SiH₄가스, Si₂H₆가스 및 그 혼합 가스 중에서 선택된 어느 하나의 가스를 포함하는 반응 가스로 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
6. 제4항에 있어서, 상기 차단막은 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
7. 제4항에 있어서, 상기 도전성 돌기는 선택적 에피 성장(Selective Epitaxial Growth) 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
8. 제4항에 있어서, 상기 도전성 돌기는 SiCl₄가스, SiHCl₃가스, SiH₂Cl₂가스, SiH₄가스 및 그 혼합 가스 중에서 선택된 어느 하나의 가스를 포함하는 반응 가스를 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.