KR100431299B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 반도체 기판상에 절연막을 형성하는 단계; 상기 절연막내에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 절연막상에 도전층을 형성하는 단계; 상기 도전층을 1차 에치백(etch back) 하는 단계; 상기 1차 에치백된 도전층을 2차 에치백(etch back) 하여 도전층 패턴을 형성하는 단계; 상기 도전층 패턴 표면에 반구형 폴리실리콘층을 형성하는 단계; 및 상기 반구형 폴리실리콘층을 포함한 도전층 패턴상에 유전체 및 상부전극을 형성하는 단계를 포함하며, MPS 형성 이전에 스토리지 노드 에치백 공정을 실시함으로써 캐팻터 하부의 MPS 과도융합(overmerge) 현상을 억제하여 캐패시터의 전기적 특성이 개선되는 효과가 있는 것이다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 캐패시터의 전기적 특성을 개선시키는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

일반적으로, 반도체 소자가 점점 고집적화 되어감에 따라 안정된 소자동작을 위해 필요한 단위 셀(cell)당 캐피시턴스(capacitance)는 변화가 없는 반면, 캐패시터의 셀 크기(cell size)는 점점 줄어드는 것이 최근의 경향이다. 따라서, 기존의 캐패시터 구조로는 필요한 정전용량(storage capacitance) 확보에 어려움이 있었다.

종래에는 충분한 캐패시턴스를 확보하기 위해 캐패시터 높이를 증가시켜 캐패시터의 면적을 증가시키거나, 유전체 두께를 줄이거나 또는 고유전율 물질을 유전체막으로 사용하는 등의 여러 방안으로 대처하여 왔다.

그러나, 상기 종래 기술에 따른 반도체 소자의 캐패시터 형성방법에 있어서는 다음과 같은 문제점이 있었다.

종래 기술에 있어서, 유전체 두께를 과도하게 줄이면 전하에 따른 누설전류 및 파괴현상이 있기 때문에 유전체 두께를 줄이는 방법은 그 한계에 도달한 실정이며, 고유전율 물질을 유전체막으로 적용하는 방법에선 새로운 물질을 개발해야 한다는 어려움이 있다.

특히, 캐패시터 높이를 증가시켜 충분한 캐패시턴스를 확보하는 방법에 있어서는, 스토리지 노드(storage node) 형성을 위한 식각공정시 콘택홀 저면부에 기울기(slope)가 발생하여 콘택홀 내부 간격이 감소하고 이로 인하여 MPS(metastable phase silicon)의 과도융합(overmerge) 현상이 발생한다. 이러한 MPS(metastable phase silicon)의 과도융합(overmerge) 현상에 의하여 PH₃도핑시 PH₃가 충분히 침투하지 못하여 캐패시터의 전기적 특성이 매우 나빠지는 문제점이 있었다.

또한, 유전막이 캐패시터 하부까지 충분히 증착되지 않음에 따라 캐패시턴스가 감소한다는 문제점이 있었다.

이에, 본 발명은 상기 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 MPS(metastable phase silicon) 형성전 스토리지 노드 에치백 공정을 진행하여 MPS 공정시 MPS의 과도융합(overmerge)를 방지하여 캐패시터의 전기적 특성을 개선시킬 수 있는 반도체 소자의 캐피시터 형성방법을 제공함에 있다.

도 1 내지 도 7은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

20: 반도체기판 22: 캡산화막

24: 반사방지막 25: 절연막

26: 콘택홀 28: 하부전극

30: 반구형 폴리실리콘층 32: 유전체

34: 상부전극

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 상기 기판의 일부를 노출시키는 콘택홀을 가진 절연막을 형성하는 단계; 절연막 상에 도핑된 폴리실리콘층과 도핑되지 않은 폴리실리콘층의 이중 적층 구조를 가진 도전층을 형성하는 단계; 도전층을 1차 에치백(etch back) 하여 캐패시터의 하부 전극을 형성하는 단계; 콘택홀 내부에 잔류된 도전층을 2차 에치백(etch back) 하여 상기 콘택홀 하부의 내부간격을 확장시키는 단계; 상기 구조의 하부전극 표면에 반구형 입자를 성장시키는 단계; 및 결과물 위에 유전체 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.상기 도전층을 형성하는 단계는, 500 ~ 550℃ 온도 및 0.5 ~ 1.0 Torr 압력하에서 SiH₄의 유동량을 800 ~ 1,200 sccm으로 하고 PH₃의 유동량을 150 ~ 250sccm으로 하여 상기 도핑된 폴리실리콘층을 100 ~ 150 Å 두께로 증착한 다음, 상기 도핑된 폴리실리콘층 위에 SiH₄의 유동량을 800 ~ 1,200 sccm 으로 하여 상기 도핑되지 않은 폴리실리콘층을 400Å 이상의 두께로 증착하는 공정을 포함한다.상기 2차 에치백 공정은, 상기 콘택홀 내부의 상기 잔류된 도전층 중 도핑되지 않은 폴리실리콘층을 30 ~ 300Å 두께만큼 제거한다.상기 반구형 입자를 성장시키는 단계는, 50 ~ 120초의 씨딩 타임(seeding time)과, 100 ~ 250초의 어닐링 타임(annealing time)과, Si₂H₆의 가스 유동량이 5sccm인 조건하에서 진행한다.

이하, 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 1 내지 도 7은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 도 1에 도시된 바와 같이, 예를 들어 실린더(cylinder)형 캐패시터(capacitor)를 형성하기 위한 준비단계로 반도체 기판(20)상에 절연막(25)을 증착한다. 이때, 상기 절연막(25)은 산화막을 증착하여 약 15,000Å 이상의 높이로 형성시킨 캡산화막(22a)과, 질화막(nitride)으로 구성된 하드마스크(hard mask) 또는 반사방지막(24a: Anti Reflection Coating)으로 형성한다. 상기와 같이 충분한 캐패시턴스(capacitance)를 확보하는데는 상기 캡산화막(22a)과 같이 큰 높이로 증착하는 것이 바람직하다.

그 다음, 도 2에 도시된 바와 같이, 상기 절연막(25)을 선택적으로 제거하여 콘택홀(26)을 형성한다. 이때, 상기 콘택홀(26)은, 도면에 도시된 바와 같이, 상부 분에 비해 바닥부분으로 갈수록 폭이 좁게, 슬로프지도록 패터닝된다.

이어서, 도 3에 도시된 바와 같이, 상기 콘택홀(26)내에 캐패시터의 하부전극(storage node) 형성용 도전층(28a)을 형성한다. 이때, 상기 도전층(28a)은 도핑된(doped) 폴리실리콘층과 도핑되지 않은(undoped) 폴리실리콘층의 2중 적층 구조를 가진다.

상기 도전층(28a) 형성 공정은 500 ~ 550℃ 온도 및 약 0.5 ~ 1.0 Torr 압력 조건에서, 상기 도핑된 폴리실리콘층을 100 ~ 150 Å 두께로 증착한 후, 상기 언도프트 폴리실리콘층을 400Å 이상의 두께로 증착한다.

한편, 상기 도핑된 폴리실리콘층 형성을 위한 증착 가스로는 SiH₄와 PH₃을 사용하며, SiH₄의 유동량을 800 ~ 1,200 sccm으로 하고 PH₃의 유동량을 150 ~ 250sccm으로 하여 증착한다.

그러나, 상기 언도프트 폴리실리콘층은 SiH₄의 유동량을 800 ~ 1,200 sccm 으로 하여 증착하며, PH₃가스는 필요치 않다.

그 다음, 도 4에 도시된 바와 같이, 상기 도전층(28a)을 포함한 기판 전면에 감광막(미도시)을 도포하고 나서, 상기 감광막을 1차 에치백(etch bakc) 공정으로 제거하여 상기 반사방지막(24) 표면을 노출시킨다. 이때, 도면부호 28b는 1차 에치백 공정 후 콘택홀(26) 내부에 잔류된 도전층을 나타낸 것이다.

이어서, 잔류된 감광막을 제거한 다음, 도 5에 도시된 바와 같이, 상기 콘택홀(26) 내부의 도전층(28b)을 2차 에치백함으로서, 상기 도전층 중 도핑되지 않은 폴리실리콘층이 슬로프진 콘택홀 부분에서 30 ~ 300Å 두께가 제거된다. 이때, 상기 2차 에치백 공정이 완료되어 콘택홀 내부에 잔류된 도전층이 캐패시터의 하부전극(28)이 된다. 도 5에서 점선처리된 부분은 2차 에치백 공정을 진행하기 이전의 도전층 두께를 나타낸 것으로서, 기존에 비해 콘택홀 하부의 내부간격이 넓게 확장됨을 알 수 있다.한편, 본 발명에서는 콘택홀 내부의 도전층에 2차 에치백 공정을 진행하여 기존에 비해 콘택홀 하부의 내부간격이 넓게 확장시킴으로써, 이후의 공정에서 상기 캐패시터의 하부전극(28) 표면에 반구형 입자를 성장시킬 경우, 하부전극의 하부에서 MPS 과도융합(overmerge) 현상이 발생되는 것을 억제할 수 있다.

그 다음, 도 6에 도시된 바와 같이, 도전층인 상기 하부전극(28) 표면에 준안정상 실리콘(MPS: metastable phase silicon)공정에 의해 반구형 입자(30)을 성장시킨다.

한편, 상기 반구형 입자(30)의 성장은, 50 ~ 120초의 씨딩 타임(seeding time)과, 100 ~ 250초의 어닐링 타임(annealing time)과, Si₂H₆의 가스 유동량이 5sccm인 조건으로 형성한다.

이어서, 도 7에 도시된 바와 같이, 상기 반구형 입자(30)가 구비된 하부전극(28)상에 ONO(oxide-nitride-oxide)막을 이용하여 유전체(32)를 형성한 다음, 상기 유전체(32)상에 폴리실리콘막을 이용하여 상부전극(34)을 형성함으로서, 캐패시터 제조를 완료한다.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 캐패시터 형성방법에 있어서는, 캐패시터의 하부전극을 형성한 다음, 콘택홀 내부의 도전층을 에치백함으로써, 콘택홀 하부의 내부간격이 넓게 확장시킨다. 따라서, 본 발명은, 이 후의 MPS 형성 공정 시, 하부전극의 하부에 MPS 과도융합(overmerge) 현상이 발생되는 것을 억제하여 캐패시터의 전기적 특성이 개선되는 효과가 있다.

Claims (6)

1. 반도체 기판 상에 상기 기판의 일부를 노출시키는 콘택홀을 가진 절연막을 형성하는 단계;

   상기 절연막 상에 도핑된 폴리실리콘층과 도핑되지 않은 폴리실리콘층의 이중 적층 구조를 가진 도전층을 형성하는 단계;

   상기 도전층을 1차 에치백하여 캐패시터의 하부 전극을 형성하는 단계;

   상기 콘택홀 내부에 잔류된 도전층을 2차 에치백하여 상기 콘택홀 하부의 내부간격을 확장시키는 단계;

   상기 구조의 하부전극 표면에 반구형 입자를 성장시키는 단계; 및

   상기 결과물 위에 유전체 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 삭제
3. 제1항에 있어서, 상기 도전층을 형성하는 단계는, 500 ~ 550℃ 온도 및 0.5 ~ 1.0 Torr 압력하에서 SiH₄의 유동량을 800 ~ 1,200 sccm으로 하고 PH₃의 유동량을 150 ~ 250sccm으로 하여 상기 도핑된 폴리실리콘층을 100 ~ 150 Å 두께로 증착한 다음, 상기 도핑된 폴리실리콘층 위에 SiH₄의 유동량을 800 ~ 1,200 sccm 으로 하여 상기 도핑되지 않은 폴리실리콘층을 400Å 두께로 증착하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 1항에 있어서, 상기 2차 에치백 공정은, 상기 콘택홀 내부의 상기 잔류된 도전층 중 도핑되지 않은 폴리실리콘층을 30 ~ 300Å 두께만큼 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 삭제
6. 제 1항에 있어서, 상기 반구형 입자를 성장시키는 단계는, 50 ~ 120초의 씨딩 타임(seeding time)과, 100 ~ 250초의 어닐링 타임(annealing time)과, Si₂H₆의 가스 유동량이 5sccm인 조건하에서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시턴스 형성방법.