KR100376258B1 - 반도체 소자의 플러그 형성 방법 - Google Patents

반도체 소자의 플러그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 형성된 절연막에 콘택홀을 형성한 상태에서 콘택홀내에 플러그를 형성하기 위한 반도체 소자의 플러그 형성 방법에 관한 것으로, 싱글 웨이퍼 증착 장비에서 콘택홀을 통해 노출된 반도체 기판상에 성장된 자연산화막을 제거하기 위하여 열처리를 실시한 후 전체 상부면에 낮은 농도로 도핑된 비정질 실리콘을 얇게 1차 증착하고, 튜브형 증착 장비에서 콘택홀이 매립되도록 전체 상부면에 높은 농도로 도핑된 비정질 실리콘을 두껍게 2차 증착한다.

Description

반도체 소자의 플러그 형성 방법 {Method for forming a plug of a semiconductor device}
본 발명은 반도체 소자의 플러그(Plug) 형성 방법에 관한 것으로, 특히 콘택홀의 크기 감소에 따른 콘택 저항의 증가를 방지할 수 있도록 한 반도체 소자의 플러그 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가됨에 따라 패턴의 크기 및 패턴간의 간격이 미세하게 감소되며, 도전층간의 접속을 위한 콘택홀의 크기 감소는 플러그의 형성을 어렵게 할뿐만 아니라 플러그의 자체 저항값도 증가시킨다.
이와 같이 플러그의 크기 감소에 따른 저항값 증가는 도전층간의 접촉 저항을 증가시키게 된다. 그래서 이를 방지하기 위하여 플러그를 형성하기 전에 익스-시투(Ex-situ) 방법으로 콘택홀의 내부를 세정(Cleaning)하는데, 이 경우 기판의 노출에 의해 자연산화막이 생성되어 완벽한 계면 처리를 기대할 수 없게 된다.
폴리실리콘으로 이루어진 종래의 플러그는 대부분 튜브형(Tube type) 또는 싱글 웨이퍼형(Single wafer type) 저압 화학기상증착(LPCVD) 장비에서 형성된다. 그러나 다자인 룰의 감소에 따라 패턴의 크기가 미세화되면서 기존의 공정으로는 다음과 같은 문제점으로 인하여 안전한 콘택 저항을 확보할 수 있는 플러그의 형성이 어렵게 된다.
먼저, 튜브형의 증착 장비를 이용하는 경우에는 우수한 생산성 및 층덮힘(Step coverge) 특성을 얻을 수 있지만, 장비 구조상의 이유로 인-시투(In-situ) 계면 세정이 어려워 자연산화막의 생성으로 인한 콘택 저항의 증가가 초래된다.
또한, 싱글 웨이퍼형 저압 화학기상증착(LPCVD) 장비를 이용하는 경우에는 수소 분위기에서의 열처리(Hydrogen bake) 또는 급속 열처리(RTP) 등을 통해 계면의 자연산화막을 제거할 수는 있으나, 생산성, 균일도(Uniformity) 또는 층덮힘 측면에서 튜브형의 증착 장비를 이용하는 경우보다 효율적이지 못하다.
따라서 본 발명은 2단계의 폴리실리콘 증착 과정을 통해 자연산화막이 존재하지 않으며 층덮힘이 양호하게 이루어지도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 플러그 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 플러그 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 게이트 산화막
3: 게이트 전극 4: 접합영역
5: 절연막 6: 콘택홀
7: 자연산화막 8a 및 8b: 비정질 실리콘
본 발명에 따른 반도체 소자의 플러그 형성 방법은 싱글 웨이퍼 증착 장비에서 콘택홀을 통해 노출된 반도체 기판상에 성장된 자연산화막을 제거하기 위하여 열처리를 실시한 후 전체 상부면에 낮은 농도로 도핑된 비정질 실리콘을 얇게 1차 증착하고, 튜브형 증착 장비에서 콘택홀이 매립되도록 전체 상부면에 높은 농도로 도핑된 비정질 실리콘을 두껍게 2차 증착한다.
본 발명은 2단계의 폴리실리콘 증착 과정을 통해 플러그가 형성되도록 한다.
첫번째 증착 단계는 램프형 싱글 웨이퍼(Lamp type single wafer) 증착 장비에서 낮은 도핑 농도를 갖는 실리콘을 얇게 증착하는 단계로써, 증착 전에 수소(H2)를 이용한 표면 처리를 통해 자연산화막을 완전히 제거한다.
두번째 증착 단계는 튜브형 증착 장비에서 높은 농도로 도핑된 실리콘을 두껍게 증착하는 단계로써, 양호한 층덮힘에 의해 보이드(Void) 또는 갈라짐(Seam)이방지된다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
먼저, 반도체 기판(1)의 활성영역 상부에 게이트 산화막(2) 및 게이트 전극(3)이 적층된 구조가 형성된다. 상기 게이트 전극(3) 양측부의 반도체 기판(1)에는 접합영역(4)이 형성되고, 상기 게이트 전극(3)을 포함하는 전체 상부면에 절연막(5)이 형성된다. 그리고 상기 접합영역(4)이 노출되도록 상기 절연막(5)에 콘택홀(6)이 형성된다.
도 1a는 상기와 같은 과정을 거친 반도체 기판(1)을 램프형 싱글 웨이퍼 증착 장비 내부로 로드(Load)한 후 수소(H2)를 이용한 열처리를 통해 반도체 기판(1)의 노출된 부분에 성장된 자연산화막(7)을 제거한 상태의 단면도로서, 상기 열처리는 800 내지 900℃에서 1 내지 5분간 실시하거나, 950℃ 온도의 급속열처리 방식으로 실시하는데, 상기 급속열처리시 온도의 상승 및 하강 속도는 10 내지 100℃/sec가 되도록 한다. 이때, 수소의 흐름량은 5 내지 150slm이 되도록 하고, 압력은 1 내지 200Torr가 되도록 한다.
도 1b는 상기 열처리 후 인-시투로 예를들어, 낮은 농도의 인(P)이 도핑된 비정질 실리콘(8a)을 40 내지 400Å의 두께로 얇게 1차 증착한 상태의 단면도로서, 상기 비정질 실리콘(8a)은 5 내지 50Torr의 압력, 550 내지 650℃의 온도에서 50 내지 300sccm의 SiH4, 500 내지 10000sccm의 H2, 10 내지 50sccm의 1%PH3in H2를 사용한다. 이때, 상기 접합영역(4)으로 도펀트(Dopant)의 확산이 일어나지 않도록인(P)의 농도를 1E19 내지 5E19 이온/㎤로 조절한다.
도 1c는 상기 반도체 기판(1)을 튜브형 증착 장비로 이동한 후 1E20 내지 1E21 이온/㎤ 정도의 높은 농도로 도핑된 비정질 실리콘(8b)을 두껍게 2차 증착하여 플러그의 형성을 완료한 상태의 단면도로서, 상기 2차 증착은 0.1 내지 1.0Torr의 압력 및 510 내지 610℃의 온도에서 이루어지며, 200 내지 2000sccm의 SiH4, 500 내지 5000sccm의 1%PH3in H2가 100 내지 1000slm의 속도로 공급(Flow)되도록 하고, 매립(Gap-fill) 특성이 향상되도록 증착 속도를 50Å 이하로 유지시킨다.
이때, 배치(Batch)당 50개의 웨이퍼를 처리할 수 있으며, 상기 도펀트의 농도를 증착 장비 내부에서 조절하면 파티클(Particle)의 발생이 우려되므로 도핑된 비정질 실리콘을 증착한다.
상기와 같이 본 발명은 수소(H2) 열처리를 통해 자연산화막을 완전히 제거한 후 자연산화막의 생성 및 후속 열처리에 따른 도펀트의 확산이 방지되도록 싱글 웨이퍼 증착 장비에서 낮은 농도로 도핑된 비정질 실리콘을 얇게 1차 증착한다. 그리고 시간 지연이 발생되지 않도록 층덮힘이 양호한 튜브형 증착 장비에서 높은 농도로 도핑된 비정질 실리콘을 두껍게 증착한다.
본 발명을 이용하는 경우 상기 1차 증착 공정 후 습식 세정을 거치지 않고 2차 증착을 실시한다. 상기 1차 증착 공정 후 자연산화막이 생성될 수 있지만, 후속 열처리에 의해 계면 연속성이 깨지기 때문에 저항 특성이 저하되지 않는다.
상술한 바와 같이 본 발명은 자연산화막을 완전히 제거한 후 비정질 실리콘을 2차에 걸쳐 증착하되, 증착 장비와 도핑 농도를 달리하여 자연산화막의 생성이 방지되며 비정질 실리콘의 층덮힘이 양호해지도록 한다.
그러므로 본 발명은 0.13um 이하의 디자인 룰을 갖는 고집적 반도체 소자의 제조시 플러그의 자체저항을 증가시키지 않으며, 양호한 층덮힘에 따른 낮은 표면 단차를 얻을 수 있도록 하고, 기존 장비 및 증착 기술을 그대로 활용할 수 있도록 한다.

Claims (8)

  1. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 반도체 기판의 일부가 노출되는 콘택홀을 형성하는 단계;
    싱글 웨이퍼형 증착장비에서 열처리를 실시하여 상기 콘택홀을 통해 노출되는 반도체 기판의 표면에 성장된 자연산화막을 제거하고, 인-시튜 공정으로 상기 콘택홀의 측면 및 저면을 따라 불순물이 도핑된 제1 비정질 실리콘을 형성하는 단계; 및
    튜브형 증착장비에서 상기 제1 비정질 실리콘의 불순물 도핑농도보다 높은 농도로 불순물이 도핑된 제2 비정질 실리콘을 상기 콘택홀이 매립되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 열처리는 800 내지 900℃ 온도, 1 내지 200Torr의 압력 및 수소 분위기에서 1 내지 5분간 실시되며, 상기 수소는 5 내지 150slm의 량으로 공급되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 열처리는 수소 분위기에서 급속열처리 방식으로 실시되며, 상기 급속열처리시 10 내지 100℃/sec의 속도로 950℃까지 온도가 상승 및 하강하도록 하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 비정질 실리콘은 1E19 내지 5E19 이온/㎤의 농도로 도핑되며, 40 내지 400Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 비정질 실리콘은 5 내지 50Torr의 압력 및 550 내지 650℃의 온도에서 증착되며, 증착시 50 내지 300sccm의 SiH4, 500 내지 10000sccm의 H2및 10 내지 50sccm의 1%PH3in H2가 사용되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 제2 비정질 실리콘은 1E20 내지 1E21 이온/㎤의 농도로 도핑된 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  8. 제 7 항에 있어서,
    상기 제2 비정질 실리콘은 0.1 내지 1.0Torr의 압력 및 510 내지 610℃의 온도에서 증착되며, 증착시 200 내지 2000sccm의 SiH4및 500 내지 5000sccm의 1%PH3in H2가 사용되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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