KR100853458B1 - 실리콘게르마늄 섬을 이용한 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 높이를 증가시키지 않으면서도 캐패시터 면적을 확보하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 하부전극을 형성하는 단계, 상기 하부전극의 표면에 복수의 실리콘게르마늄 섬을 형성하는 단계, 및 상기 복수의 실리콘게르마늄 섬을 포함한 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.
캐패시터, 실리콘게르마늄, 섬, 요철, 화학기상증착법, 막구조, 섬구조
Description
도 1은 본 발명의 실시예에 따른 실리콘게르마늄막의 증착법을 설명하기 위한 도면,
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 스토리지노드콘택 24 : 질화막
25 : 산화막 27 : 실리콘게르마늄 섬
28a : 하부전극 29 : 유전막
30 : 상부전극
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
DRAM과 같은 반도체소자가 정상적으로 동작하기 위해서는 캐패시터에 충분한 양의 전하를 저장할 수 있어야 한다. 캐패시터의 전하저장능력을 나타내는 캐패시턴스(C)는 다음과 같이 표현된다.
여기서, C는 캐패시턴스, A는 캐패시터의 면적, d는 전극 사이의 거리를 나타낸다.
따라서, 충분한 크기의 캐패시턴스를 확보하기 위해서는 충분한 캐패시터 면적을 확보하거나, 유전상수가 높은 물질을 사용하거나, 전극 사이의 거리(유전막의 두께)를 감소시키는 방법이 있다.
유전상수가 높은 물질을 사용하는 방법과 전극 사이의 거리를 감소시키는 방법은 쉽게 채택하기 어렵기 때문에 현실적으로 충분한 캐패시터 면적을 확보하는 방법이 가장 용이한 방법이라 할 수 있다.
따라서, 최근에는 충분한 캐패시터 면적을 확보하기 위해 캐패시터의 높이를 증가시키는 방법이 적용되고 있으나, 캐패시터의 높이를 20000Å 이상으로 증가시킬 경우 후속 식각과정이 어려운 문제가 있어 캐패시터 면적을 확보하는데 한계가 있다.
다른 방법으로서 캐패시터의 전극 표면적을 증가시키는 방법이 제안되었다. 예컨대, SiH4 기체를 이용한 HSG 공정을 실시하여 반구형 돌출부를 형성하여 하부전극의 표면적을 증가시킨 HSG(HemiSpherical Grain) 기술이 제안되었다.
그러나, HSG 기술은 공핍현상을 방지하기 위하여 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 실시해야만 하고, 볼드(bold) 효과 등으로 인하여 HSG 그레인들의 형성이 조밀하지 못하여 최대한의 표면적을 확보하지 못하므로 정전용량 증대에 부합하지 않은 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 높이를 증가시키지 않으면서도 캐패시터 면적을 확보하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극의 표면에 복수의 실리콘게르마늄 섬을 형성하는 단계, 및 상기 복수의 실리콘게르마늄 섬을 포함한 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 복수의 실리콘게르마늄 섬을 형성하는 단계는 초고진공 화학기상증착법 또는 저압화학기상증착법중에서 선택된 화학기상증착법을 이용하는 것을 특징으로 하며, 상기 실리콘게르마늄 섬의 화학기상증착법은 SiH4 또는 Si2H6의 실리콘소스가스와 GeH4의 게르마늄소스가스를 이용하여 400℃∼600℃에서 증착하는 것을 특징으로 하며, 상기 실리콘게르마늄 섬 형성시, 상기 초고진공 화학기상증착법일 경우에는 0.1mtorr∼100mtorr, 상기 저압화학기상증착법일 경우에는 1torr∼100torr의 압력하에서 이루어짐을 특징으로 하며, 상기 실리콘게르마늄 섬 형성시, PH3 또는 AsH3 중에서 선택된 도핑가스를 첨가하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
헤테로 에피택시(hetero epitaxy) 박막의 제조에 있어서 기판보다 격자상수가 크거나 작은 재료를 에피택시로 증착시킬 경우, 두 재료간의 격자상수 차이로 인하여 박막층에는 정합탄성변형(coherent elastic strain)이 존재하게 된다. 크라쉬나머시 등이 발표한 바에 의하면 이러한 격자불일치(lattice mismatch)로 야기된 탄성변형을 완화(relaxation)시켜 주기 위해서 박막의 표면은 굴곡이 지게되며 결국은 섬(island) 구조를 갖게 된다고 알려져 있다.
도 1은 본 발명의 실시예에 따른 실리콘게르마늄막의 증착법을 설명하기 위한 도면이다.
전술한 기술에 의해, 산화막 또는 질화막 등의 절연막(11)상에 실리콘게르마늄막(Si1-xGex, 0≤x≤1)을 형성하면, 초기에는 연속적인 막이 형성되지 않고 지름이 수십 nm 정도의 매우 작은 불연속적인 섬들(12)이 109∼1012/cm2 정도의 농도로 형성된다. 이와 같은 섬들(12)은 대개 반구형의 모양을 띠고 있으므로, 단위면적당 [반구의 표면적-반구의 단면적)×섬의 전체 갯수]만큼 표면적이 증가한다.
이하, 섬들은 '실리콘게르마늄 섬(12)'이라 약칭한다.
실리콘게르마늄 섬(12)은 화학기상증착법(CVD)을 사용하여 증착한다.
예를 들어 화학기상증착법(CVD)을 사용하는 경우 SiH4 또는 Si2H6의 실리콘소스가스와 GeH4의 게르마늄소스가스를 이용하여 400℃∼600℃에서 실리콘게르마늄 섬(12)을 형성하며, 이와 같은 조건으로 형성된 실리콘게르마늄 섬의 크기는 수십 nm 이하이고 농도는 109∼1012/cm2 정도이다. 증착시 증착온도, 압력 등의 변수를 조절하면 실리콘게르마늄 섬(12)의 크기와 농도를 조절할 수 있다.
예컨대, 실리콘게르마늄막(SiGe) 증착시 막(layer)이 아닌 섬(island) 구조를 얻기 위해서는 막구조가 형성되지 않도록 성장시간이 매우 짧아야 하며, 증착온도가 400℃∼600℃ 범위가 되도록 조절되어야 한다. 증착시간이 증가할 경우에는 절연막위에 성장된 실리콘게르마늄 섬들이 서로 연결되어 막 구조로 변하게 된다. 또한, 증착온도가 너무 낮으면 증착 초기에 섬 구조가 형성되지 않고 막구조가 형성되며, 증착온도가 너무 높으면 성장속도가 빨라져서 안정적으로 섬 구조를 얻을 수 없다. 증착압력은 증착방법에 따라 달라지는데, 예를 들어 초고진공 화학기상증착법(Ultra high Vacuum CVD; UVCVD)일 경우에는 0.1∼100mtorr, 저압화학기상증착법(Low Pressure CVD; LPCVD)일 경우에는 1torr∼100torr 정도의 범위에서 작업한다.
한편, 실리콘게르마늄 섬(12) 형성시 PH3, AsH3 등의 도핑가스를 첨가하여 전도성을 높일 수 있다.
전술한 실리콘게르마늄막에서, 게르마늄(Ge)은 실리콘(Si)과 같은 4족 원소로서 실리콘 사이트(site)에 완전 고용성(fully solid solubility)을 갖는 원자이다. SiH4를 이용하여 실리콘층을 증착할 때 GeH4를 동시에 유입시키면 실리콘 싸이트에 Ge가 치환되어 Si1-xGex를 형성하게 된다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인이 형성된 반도체기판(21)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 식각하여 반도체기판(21)을 노출시키는 스토리지노드콘택홀을 형성한다.
다음에, 스토리지노드콘택홀내에 스토리지노드콘택(23)을 매립시킨다. 이때, 스토리지노드콘택(23)은, 예를 들면 폴리실리콘플러그, 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다.
다음에, 스토리지노드콘택(23)이 매립된 층간절연막(22)상에 후속 식각과정시 식각배리어막인 질화막(24)을 형성하고, 질화막(24)상에 캐패시터의 높이를 결정짓고 이웃한 하부전극간 절연을 제공하는 산화막(25)을 형성한다.
다음에, 산화막(25)과 질화막(24)을 순차적으로 식각하여 스토리지노드콘택(23)을 노출시키는 하부전극이 형성될 하부전극 예정영역(26)을 형성한다. 이때, 하부전극 예정영역(26)은 통상적으로 콘케이브(Concave) 패턴이라고 한다.
도 2b에 도시된 바와 같이, 실리콘게르마늄막(Si1-xGex)(0≤x≤1)을 증착한다. 이때, 도 1에서 설명한 바와 같이, 산화막 또는 질화막 등의 절연막상에 실리콘게르마늄막(Si1-xGex)을 형성하면, 초기에는 연속적인 막이 형성되지 않고 직경이 수십 nm 정도의 매우 작은 실리콘게르마늄 섬(27)이 형성된다.
결국, 하부전극 예정영역(26)을 형성하기 위한 식각시 드러나는 산화막(25)과 질화막(24)의 표면에 실리콘게르마늄 섬(27)이 형성된다. 도면에는 나타나지 않았지만, 하부전극 예정 영역(26)내에 노출되는 스토리지노드콘택(23) 주변의 층간절연막(22)상에도 실리콘게르마늄 섬이 형성된다. 그리고, 도면에서는 이웃한 섬들과 거리를 두고 형성되는 형태로 도시하고 있으나, 실질적으로 실리콘게르마늄 섬들은 아주 조밀하게 절연막 표면에 형성된다.
전술한 실리콘게르마늄 섬(27)은 화학기상증착법(CVD)을 사용하여 증착한다.
예를 들어 화학기상증착법(CVD)을 사용하는 경우 SiH4 또는 Si2H6의 실리콘소스가스와 GeH4의 게르마늄소스가스를 이용하여 400℃∼600℃에서 실리콘게르마늄 섬(27)을 형성하며, 이와 같은 조건으로 형성된 실리콘게르마늄 섬(27)의 크기는 수십 nm 이하이고 농도는 109∼1012/cm2 정도이다. 증착시 증착시간, 증착온도, 압력 등의 변수를 조절하면 실리콘게르마늄 섬(27)의 크기와 농도를 조절할 수 있다.
예컨대, 실리콘게르마늄막(SiGe) 증착시 막(layer)이 아닌 섬(island) 구조를 얻기 위해서는 막구조가 형성되지 않도록 성장시간이 매우 짧아야 하며, 증착온도가 400℃∼600℃ 범위가 되도록 조절되어야 한다. 증착시간이 증가할 경우에는 절연막위에 성장된 실리콘게르마늄 섬들이 서로 연결되어 막 구조로 변하게 된다. 또한, 증착온도가 너무 낮으면 증착 초기에 섬 구조가 형성되지 않고 막구조가 형성되며, 증착온도가 너무 높으면 성장속도가 빨라져서 안정적으로 섬 구조를 얻을 수 없다. 증착압력은 증착방법에 따라 달라지는데, 예를 들어 초고진공 화학기상증 착법(UVCVD)일 경우에는 0.1∼100mtorr, 저압화학기상증착법(LPCVD)일 경우에는 1torr∼100torr 정도의 범위에서 작업한다. 그리고, 증착시 PH3, AsH3 등의 도핑가스를 첨가하여 전도성을 높일 수 있다.
도 2c에 도시된 바와 같이, 실리콘게르마늄 섬(27)이 형성된 결과물 전면에 하부전극용 도전막(28)을 증착한다. 이때, 도전막(28)은 계단 도포성(step coverage)이 좋은 증착법, 예컨대 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 사용하여 300Å 정도로 얇게 형성한다.
결국, 도전막(28)은 실리콘게르마늄 섬(27)에 의해 형성된 요철을 그대로 따라가면서 증착된다.
도 2d에 도시된 바와 같이, 하부전극 예정영역(26)내에만 도전막(28)을 잔류시키기 위해 포토리소그래피, 에치백(etchback) 또는 화학적기계적연마(CMP)를 실시하여 스토리지노드콘택(23)에 연결되는 하부전극(28a)을 형성한다.
위에서 설명한 바와 같이, 하부전극(28a)을 이루는 도전막(28)이 실리콘게르마늄 섬(27)의 표면 요철을 따라 형성되므로 하부전극(28a)도 동일한 요철을 갖게 되어 표면적이 증가된다.
도 2e에 도시된 바와 같이, 하부전극(28a)을 포함한 전면에 유전막(29)과 상부전극(30)을 형성한다. 이때, 유전막(29)은 실리콘질화막(Si3N4), 실리콘산화막(SiO2), 실리콘질화막/실리콘산화막(Nitride/Oxide), Ta2O5, TaON, Al2O3와 같은 고유전막, 고유전막의 조합을 이용할 수 있다. 그리고, 상부전극(30) 은 폴리실리콘막 또는 루테늄막(Ru), 티타늄나이트라이드막(TiN) 등의 금속막을 이용하며, 하부전극(28a)을 형성하는 도전막도 폴리실리콘막 또는 루테늄막(Ru), 티타늄나이트라이드막(TiN) 등의 금속막을 이용한다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 트랜지스터 및 비트라인이 형성된 반도체기판(41)상에 층간절연막(42)을 형성한 후, 층간절연막(42)을 식각하여 반도체기판(41)을 노출시키는 스토리지노드콘택홀을 형성한다.
다음에, 스토리지노드콘택홀내에 스토리지노드콘택(43)을 매립시킨다. 이때, 스토리지노드콘택(23)은, 예를 들면 폴리실리콘플러그, 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다.
다음에, 스토리지노드콘택(43)이 매립된 층간절연막(42)상에 후속 식각과정시 식각배리어막인 질화막(44)을 형성하고, 질화막(44)상에 캐패시터의 높이를 결정짓고 이웃한 하부전극간 절연을 제공하는 산화막(45)을 형성한다.
다음에, 산화막(45)과 질화막(44)을 순차적으로 식각하여 스토리지노드콘택(43)을 노출시키는 하부전극이 형성될 하부전극 예정영역(도시 생략)을 형성한다. 이때, 하부전극 예정영역은 통상적으로 콘케이브 패턴이라고 한다.
다음에, 하부전극 예정영역을 포함한 전면에 하부전극용 도전막(46)을 형성 한다. 이때, 도전막(46)은 계단 도포성이 좋은 증착법, 예컨대 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 사용하여 300Å 정도로 얇게 형성한다.
다음으로, 도전막(46)상에 실리콘게르마늄 섬(47)을 형성한다. 이때, 실리콘게르마늄 섬(47)은 제1 실시예와 동일하게 실리콘게르마늄막(Si1-xGex)(0≤x≤1) 증착시 형성된다.
다른 점은 제1 실시예에서는 산화막 또는 질화막 등의 절연막상에 실리콘게르마늄 섬을 증착하였으나, 제2 실시예에서는 도전막(46)상에 실리콘게르마늄 섬(47)을 형성하고 있는 것이나, 도전막(46)상에 실리콘게르마늄막을 증착하는 경우에도 격자상수 차이로 인한 응력으로 인해 섬 형태로 성장된다.
결국, 도전막(46)상에 직경이 수㎚∼수십nm 정도의 매우 작은 실리콘게르마늄 섬(47)이 형성된다. 전술한 실리콘게르마늄 섬(47)은 화학기상증착법(CVD)을 사용한 실리콘게르마늄막 증착시 형성된다.
화학기상증착법(CVD)을 사용하는 경우, SiH4, Si2H6, GeH4 등의 원료기체를 사용하여 400℃∼600℃에서 실리콘게르마늄 섬(47)을 형성하며, 이와 같은 조건으로 형성된 실리콘게르마늄 섬(47)의 크기는 수십 nm 이하이고 농도는 109∼1012/cm
2 정도의 농도이다. 증착시 증착시간, 증착온도, 압력 등의 변수를 조절하면 실리콘게르마늄 섬(47)의 크기와 농도를 조절할 수 있다.
예컨대, 실리콘게르마늄막(SiGe) 증착시 막(layer)이 아닌 섬(island) 구조 를 얻기 위해서는 막구조가 형성되지 않도록 성장시간이 매우 짧아야 하며, 증착온도가 400℃∼600℃ 범위가 되도록 조절되어야 한다. 증착시간이 증가할 경우에는 절연막위에 성장된 실리콘게르마늄 섬들이 서로 연결되어 막 구조로 변하게 된다. 또한, 증착온도가 너무 낮으면 증착 초기에 섬 구조가 형성되지 않고 막구조가 형성되며, 증착온도가 너무 높으면 성장속도가 빨라져서 안정적으로 섬 구조를 얻을 수 없다. 증착압력은 증착방법에 따라 달라지는데, 예를 들어 초고진공 화학기상증착법(UVCVD)일 경우에는 0.1∼100mtorr, 저압화학기상증착법(LPCVD)일 경우에는 1torr∼100torr 정도의 범위에서 작업한다.
한편, 실리콘게르마늄 섬(47) 형성시 PH3, AsH3 등의 도핑가스를 첨가하여 전도성을 높일 수 있다.
도 3b에 하부전극 예정영역내에만 도전막(46)을 잔류시키기 위해 포토리소그래피, 에치백 또는 화학적기계적연마를 실시하여 스토리지노드콘택(43)에 연결되는 하부전극(46a)을 형성한다.
결국, 실리콘게르마늄 섬(47)이 전도성을 갖기 때문에 하부전극(46a)으로 작용하며, 하부전극(46a) 표면에는 실리콘게르마늄 섬(47)의 요철이 형성됨에 따라 표면적이 증가된다.
도 3c에 도시된 바와 같이, 하부전극(46a)을 포함한 전면에 유전막(48)과 상부전극(49)을 형성한다. 이때, 유전막(48)은 실리콘질화막(Si3N4), 실리콘산화막(SiO2), 실리콘질화막/실리콘산화막(Nitride/Oxide), Ta2O5, TaON, Al2O3와 같은 고유전막, 고유전막의 조합을 이용할 수 있다. 그리고, 상부전극(49)은 폴리실리콘막 또는 루테늄막(Ru), 티타늄나이트라이드막(TiN) 등의 금속막을 이용하며, 하부전극(46a)을 형성하는 도전막도 폴리실리콘막 또는 루테늄막(Ru), 티타늄나이트라이드막(TiN) 등의 금속막을 이용한다.
제2 실시예는 공지된 HSG(Hemispherical grain) 기술 또는 MPS(Metastable Polysilicon) 기술과 유사하게 요철을 형성하고 있으나, HSG 기술 또는 MPS 기술은 그레인(Grain)의 크기가 수백㎚ 크기이므로 콘케이브 패턴의 직경이 작을 때는 서로 병합(coalescence)이 일어날 수 있으며, 밀도도 작다. 이에 비해 실리콘게르마늄 섬을 이용하는 제2 실시예는 직경이 수㎚∼수십㎚의 매우 작은 섬들이 109/cm2∼1012/cm2의 높은 밀도로 형성되므로 HSG 기술 또는 MPS 기술에 비해 면적 증가효과가 훨씬 크다.
더욱이, 도핑된 불순물의 활성화 효율의 경우에도 게르마늄(Ge이 실리콘보다 우수하므로 불순물의 농도를 낮게 하여 증착하여도 공핍현상이 억제되는 하부전극을 형성할 수 있다.
전술한 실시예들에서는 콘케이브형 캐패시터에 대해 설명하였으나, 실린더형(cyclinder type) 캐패시터, 적층 캐패시터에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 캐패시터의 높이를 증가시키지 않고서도 충분한 정전용량을 확보할 수 있어 반도체소자의 집적도를 향상시킬 수 있는 효과가 있다.
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- 하부전극을 형성하는 단계;상기 하부전극의 표면에 복수의 실리콘게르마늄 섬을 형성하는 단계; 및상기 복수의 실리콘게르마늄 섬을 포함한 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 캐패시터의 제조 방법.
- 제6항에 있어서,상기 복수의 실리콘게르마늄 섬을 형성하는 단계는,초고진공 화학기상증착법 또는 저압화학기상증착법중에서 선택된 화학기상증착법을 이용하는 캐패시터의 제조 방법.
- 제7항에 있어서,상기 실리콘게르마늄 섬을 형성하기 위한 화학기상증착법은 SiH4 또는 Si2H6의 실리콘소스가스와 GeH4의 게르마늄소스가스를 이용하여 400℃∼600℃에서 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제7항에 있어서,상기 실리콘게르마늄 섬 형성시, 상기 초고진공 화학기상증착법일 경우에는 0.1mtorr∼100mtorr, 상기 저압화학기상증착법일 경우에는 1torr∼100torr의 압력하에서 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제6항에 있어서,상기 실리콘게르마늄 섬 형성시, PH3 또는 AsH3 중에서 선택된 도핑가스를 첨가하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제6항에 있어서,상기 하부전극은 폴리실리콘막 또는 금속막중에서 선택되는 것을 특징으로 하는 캐패시터의 제조 방법.
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