KR20020002095A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반구형 그레인을 이용하여 캐패시터의 정전용량 증가와 신뢰성을 높이는 반도체 소자의 캐패시터 제조 방법을 개시한다.

개시된 본 발명은, 접합 영역과 접촉하기 위해 콘택홀이 형성된 층간 절연막을 구비하는 반도체 기판을 제공하는 단계; 상기 콘택홀 내에 플러그 폴리 실리콘막을 증착하는 단계; 상기 결과물 상부에 캡 옥사이드막을 증착하는 단계; 캐패시터 형성 영역을 한정하는 감광막 패턴을 형성하고, 그 패턴을 식각 장벽을 하여 플러그 폴리 실리콘막이 노출되도록 캡 옥사이드막을 식각하여 비아홀을 형성하는 단계; 상기 결과물 전면에 하부 전극용 비정질 실리콘막을 증착하는 단계; 산화물 식각 용액으로 상기 비정질 실리콘막 표면의 산화막 또는 자연 산화막을 제거하는 단계; 상기 비정질 실리콘 실리콘막 표면에 그레인 핵을 형성하는 단계; 상기 결과물을 고진공 상태에서 어닐링 하여 상기 핵을 중심으로 표면 이동하여 HGS막을 형성하는 단계; 및 상기 HSG막 표면의 부족한 도펀트를 저온 상태에서 PH3 이온을 도핑하여 열처리함으로써 하부전극의 표면 도펀트의 농도를 증가시키는 단계를 포함하여 구성하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD FOR MANUFACTRUING CAPACITOR IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 반구형 그레인(Hemi-Spherical Grain: 이하 , HGS 라함)을 이용하여 캐패시터의 정전용량 증가와 신뢰성을 높이는 방법에 관한 것이다.

최근, DRAM을 비롯한 반도체 소자는 농도가 높아짐에 따라 셀 면적은 급격하게 축소되나, 디바이스의 특성을 일정하게 유지하기 위하여 다자인상의 셀 동작에 필요로 하는 일정 용량 이상의 전하 보전 용량의 확보를 위해 공정 개발과 동시에 소자의 신뢰성 확보가 중요하다.

여기서, 반도체 메모리 장치의 캐피시턴스는 메모리 장치의 기억 용량을 결정하는 중요한 변수로서, 상기 캐패시턴스를 증가시키기 위하여 유전막의 유전율, 캐패시터의 유효면적, 또는 유전막의 두께를 변화시킴으로써 가능하다.

이에 따라, 고유전률을 갖는 Ta2O5 또는 TaON 박막을 이용하여 캐패시턴스를 증가시키거나, 캐패시터의 유효면적을 증가시킨다.

상기 캐패시터의 유효면적의 증가는, 하부전극 상부에 소위 HSG막을 성장시킴으로서 전극 표면적을 증가시킨다. 상기 HSG막을 성장시켜 캐패시턴스를 증가시키는 방법은 비정질 실리콘막이 다결정 실리콘막으로 상 변태하는 과정에서 특이한 물리적 현상을 이용한 것으로서, 기판에 비정질 실리콘을 증착한 후 열을 가하여 상기 비정질 실리콘막을 미세한 반구 모양의 그레인(grain)들을 형성하여 하부전극의 유효면적을 보다 넓게 형성시킨다.

일반적으로 HSG막을 성장시키는 반도체 캐패시터 형성방법에 있어서, 콘택홀을 갖는 층간 절연막 전면에 콘택홀을 채우는 도전성 물질로 하부 전극용 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막은 도핑된 실리콘막으로 형성한다. 이 때, 상기 실리콘막의 도핑정도는 이후 형성되는 HSG막을 고려하여 결정해야 한다. 일반적으로, HSG의 사이즈는 도핑정도가 낮을수록 크게 형성할 수 있으나, 도핑농도가 지나치게 낮을 경우에는 캐패시턴스가 작아진다. 따라서, 하부 전극의 도핑농도를 낮추는 것은 한계가 있다. 그런다음, 하부 전극용 비정질 실리콘막이 형성된 반도체 기판상에 실리콘 소오스 가스, 예컨데, SiH4 나 Si2H6 개스를 LPCVD 장비에서 상기 비정질 실리콘막에 흘려주거나, SiH4나 Si2H6 분자를 빔 형태로 비정질 실리콘막에 조사하는 핵 형성법에 의해 HSG막의 핵을 형성한 후, 어닐링 과정을 통하여 상기 비정질 실리콘막 표면에 HSG막을 형성한다.

그러나, 상기와 같은 캐패시터 제조방법에서 하부전극의 전면에 HSG막을 형성할 경우, 하부전극의 면적 증가에 따른 캐패시터의 정전용량의 증가는 어느 정도 기대할 수 있으나, 종래의 캐패시터 제조방법에서는 하부전극의 도핑 농도를 매우 높게 해야한다. 이에 따라 HSG막의 재현성은 HSG막 하부의 하부전극의 도핑농도에 의해 크게 의존하므로 HSG의 사이즈가 크지 않을 뿐 아니라 HSG막의 재현성이 떨어진다.

상기 HSG막의 재현성 저하는 곧 하부전극의 면적차를 유발하므로 캐패시터간에 정전용량차의 원인이 되어 고집적화가 가속화되는 현 상황에서는 캐패시트의 신뢰성을 보장할 수 없다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, HSG막이 형성된 하부전극 표현에 P이온의 농도를 극대화할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호 설명 *

10 ; 반도체 기판 11 : 콘택홀

12 : 층간 절연막 13 : 플러그 폴리 실리콘막

14 : 캡 옥사이드막 a : 도핑된 실리콘막

b : 도핑되지 않은 실리콘막 15 : 하부 전극용 비정질 실리콘막

15a : 하부 전극용 반구형 다결정 실리콘막

100 : 캐패시터 영역

상기와 같은 목적을 달성하기 위하여, 본 발명은, 접합 영역과 접촉하기 위해 콘택홀이 형성된 층간 절연막을 구비하는 반도체 기판을 제공하는 단계; 상기 콘택홀 내에 플러그 폴리 실리콘막을 증착하는 단계; 상기 결과물 상부에 캡 옥사이드막을 증착하는 단계; 캐패시터 형성 영역을 한정하는 감광막 패턴을 형성하고, 그 패턴을 식각 장벽을 하여 플러그 폴리 실리콘막이 노출되도록 캡 옥사이드막을 식각하여 비아홀을 형성하는 단계; 상기 결과물 전면에 하부 전극용 비정질 실리콘막을 증착하는 단계; 산화물 식각 용액으로 상기 비정질 실리콘막 표면의 산화막 또는 자연 산화막을 제거하는 단계; 상기 비정질 실리콘 실리콘막 표면에 그레인 핵을 형성하는 단계; 상기 결과물을 고진공 상태에서 어닐링 하여 상기 핵을 중심으로 표면 이동하여 HGS막을 형성하는 단계; 및 상기 HSG막 표면의 부족한 도펀트를 저온 상태에서 PH3 이온을 도핑하여 열처리함으로써 하부전극의 표면 도펀트의 농도를 증가시키는 단계를 포함하여 구성하는 것을 특징으로 한다.

상기 층간 절연막은 BPSG, BSG, PSG, 또는 Si3N4막 등을 이용한다.

상기 자연산화막 제거는 바람직하게 HF, BOE, HF 증기와 같은 에천트를 사용하여 제거한다.

상기 하부 전극용 비정질 실리콘막은 SiH4 또는 Si2H6와, N2 또는 H2와 같은 불활성 개스와 희석시킨 PH3 개스를 도펀트 소오스 가스로 사용하여 550℃ 이하의 온도에서 형성된다.

상기 하부 전극용 비정질 실리콘막은 일정한 두께의 도핑된 실리콘막을 형성후 도핑되지 않은 실리콘막으로 캡핑하여 형성된다.

상기 그레인 핵 형성은 실리콘 소오스 개스로 SiH4 또는 Si2H6등의 개스를 이용하여 형성한다.

상기 고진공 상태에서의 어닐링은 챔버 내부의 압력이 10^-4Torr 이하의 압력을 유지하고 핵 형성 온도 이상의 온도에서 진행한다.

상기 HSG막 형성은 싱글 웨이퍼 타입의 챔버안에서 형성하거나 배치 타입의 챔버안에서 형성한다.

상기 HSG막 형성후, PH3이온의 도펀트 주입은 700℃ 이하의 저온 영역에서 주입하여 HSG막 표면이 비정질 상태를 유지하도록 한다. 이 때, 상기 PH3 이온은 N2 또는 He와 같은 불활성 개스에 희석시킨 도편트 소오스 개스로 구성된다.

(실시예)

이하, 첨부한 도면을 참조하여, 본 발명의 반도체 소자의 캐패시터 제조방법을 상세히 설명한다.

도 1a를 참조하면, 반도체 기판의 접합영역과 접촉하는 콘택홀(11)이 형성된 층간 절연막(12)을 구비하는 반도체 기판(10)이 제공된다. 상기 콘택홀(11)내에 플러그 폴리 실리콘막(13)을 증착한 후, 캐패시터 형성을 위한 캡 옥사이드막(14)을 증착한다. 그런다음, 캐패시터 형성 영역을 한정하는 감광막 패턴(도시되지 않음)을 형성하고, 그 패턴을 식각 장벽으로 하여 플러그 폴리 실리콘막(13)이 노출되도록 상기 캡 옥사이드막(14)을 식각한다.

도 1b를 참조하면, 상기 결과물 전면상에 하부 전극용 비정질 실리콘막(15)을 증착한다. 상기 비정질 실리콘막(15)은 일정한 두께의 도핑된 실리콘막(a)을 형성한 후 도핑되지 않은 실리콘막(b)을 캡핑하여 형성된다. 이 때, 상기 하부 전극용 비정질 실리콘막(15)은 SiH4 또는 Si2H6와, N2 또는 H2와 같은 불활성 개스와 희석시킨 PH3 개스를 도펀트 소오스 가스로 사용하여 550℃ 이하의 온도에서 형성된다. 그런다음, 상기 P이온이 도핑된 실리콘막(a) 상부에 HSG막을 형성하기 위해 도핑되지 않은 실리콘막(b)이 캡핑되어 형성된다. 일반적으로, HSG막은 도핑되지 않은 실리콘막에서 재현성이 뛰어나다.

도 1c를 참조하면, 상기 공정이 진행된 반도체 기판을 산화물 식각 용액으로 처리하여 하부 전극용 비정질 실리콘막 상부에 형성되는 자연 산화막을 제거한다. 이 때, 상기 산화물 식각 용액은 바람직하게 HF, BOE, 또는 HF 증기와 같은 에천트를 사용한다. 그런다음, 하부 전극용 비정질 실리콘막이 형성된 반도체 기판상에 실리콘 소오스 가스, 예컨데, SiH4 나 Si2H6 개스를 LPCVD 장비에서 상기 비정질 실리콘막에 흘려주거나, SiH4나 Si2H6 분자를 빔 형태로 비정질 실리콘막에 조사하는 핵 형성법에 의해 HSG막의 핵(도시되지 않음)을 형성한다. 그리고나서, 상기 결과물을 고진공 상태에서 어닐링하여 상기 핵을 중심으로 하부전극용 비정질 실리콘막의 실리콘 원자를 표면 이동하게 하여 반구형 다결정 실리콘막(15a)을 형성한다. 이 때, 상기 고진공 상태에서의 어닐링은 챔버 내부의 압력이 10^-4Torr 이하의 압력을 유지하고 핵 형성 온도 이상의 온도에서 진행한다.

도 1d를 참조하면, 상기 하부 전극용 반구형 다결정 실리콘막(15a) 상부에HSG막 표면의 부족한 도펀트를, 저온 상태에서 PH3 이온을 도핑하여 열처리함으로써 하부전극의 표면 도펀트의 농도를 증가시킨다. 여기서, PH3이온의 도펀트 주입은 700℃ 이하의 저온 영역에서 주입하여 HSG막 표면이 비정질 상태를 유지하도록 한다. 이 때, 상기 PH3 이온은 N2 또는 He와 같은 불활성 개스에 희석시킨 도편트 소오스 개스로 구성된다.

도 1e를 참조하면, 상기 결과물상에 바람직하게 포토 레지스트막 또는 PSG막 등을 증착한 다음, 캡 옥사이드막이 노출될 때까지 CMP 공정을 수행하고, 상기 포토 레지스트막 또는 PSG막 등을 제거하여 캐패시터 영역(100)을 형성한다. 이 때, 상기 캐패시터 영역(100)은 원통형 실린더형 또는 컨케이브 실린더형으로 형성된다.

이상에서 자세히 설명한 바와같이, 하부 전극용 비정질 실리콘막을 도핑된 실리콘막을 형성한 후, 도핑되지 않은 실리콘막으로 캡핑하여 구성한다. 그런다음 상기 도핑되지 않은 실리콘막 상부에 HSG막을 형성함으로서 재현성이 뛰어나다.

아울러, 일반적으로 고온일수록 도핑 효율이 증가할 것으로 예상되지만 일정 온도 이상에서는 온도에 의한 효과가 감소한다. 따라서, 특정한 온도 이상일때, 비정질 실리콘막은 결정화되나, 그 온도 이하, 예컨데, 700℃ 이하에서는 비정질 상태를 유지한다. 따라서, 상기, 도핑되지 않고, 비정질 실리콘막인 HSG막내에 700℃ 이하의 저온에서 비정질 상태를 유지하며, PH3이온을 도핑하여 P이온을 극대화 시킨다.

이에 따라 상기 농도가 높은 P이온에 의해 후속 공정인 고유전률을 갖는 TaON 박막 적용시 캐패시터의 디플리션 비율을 최소화시켜 네거티브 바이어스에서 높은 셀 캐피시턴스를 확보함으로써, 소자의 리프레쉬 특성 및 우수한 TDDB 특성을 확보할 수 있는 효과가 있다.

기타, 본 발명은 그 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (11)

1. 접합 영역과 접촉하기 위해 콘택홀이 형성된 층간 절연막을 구비하는 반도체 기판을 제공하는 단계;

   상기 콘택홀 내에 플러그 폴리 실리콘막을 증착하는 단계;

   상기 결과물 상부에 캡 옥사이드막을 증착하는 단계;

   캐패시터 형성 영역을 한정하는 감광막 패턴을 형성하고, 그 패턴을 식각 장벽을 하여 플러그 폴리 실리콘막이 노출되도록 캡 옥사이드막을 식각하여 비아홀을 형성하는 단계;

   상기 결과물 전면에 하부 전극용 비정질 실리콘막을 증착하는 단계; 산화물 식각 용액으로 상기 비정질 실리콘막 표면의 산화막 또는 자연 산화막을 제거하는 단계;

   상기 비정질 실리콘 실리콘막 표면에 그레인 핵을 형성하는 단계;

   상기 결과물을 고진공 상태에서 어닐링 하여 상기 핵을 중심으로 표면 이동하여 HGS막을 형성하는 단계; 및

   상기 HSG막 표면의 부족한 도펀트를 저온 상태에서 PH3 이온을 도핑하여 열처리함으로써 하부전극의 표면 도펀트의 농도를 증가시키는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제 1항에 있어서, 상기 층간 절연막은 BPSG, BSG, PSG, 또는 Si3N4막 등을이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 1항에 있어서, 상기 자연산화막 제거는 바람직하게 HF, BOE, HF 증기와 같은 에천트를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 1항에 있어서, 상기 하부 전극용 비정질 실리콘막은 SiH4 또는 Si2H6와, N2 또는 H2와 같은 불활성 개스와 희석시킨 PH3 개스를 도펀트 소오스 가스로 사용하여 550℃ 이하의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 제 1항 또는 제 5항에 있어서, 상기 하부 전극용 비정질 실리콘막은 일정한 두께의 도핑된 실리콘막을 형성후 도핑되지 않은 실리콘막으로 캡핑하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
6. 제 1항에 있어서, 상기 그레인 핵 형성은 실리콘 소오스 개스로 SiH4 또는 Si2H6등의 개스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
7. 제 1항에 있어서, 상기 고진공 상태에서의 어닐링은 챔버 내부의 압력이 10^-4Torr 이하의 압력을 유지하고 핵 형성 온도 이상의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
8. 제 1항에 있어서, 상기 HSG막 형성은 싱글 웨이퍼 타입의 챔버안에서 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
9. 제 1항에 있어서, 상기 HSG막 형성은 배치 타입의 챔버안에서 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
10. 제 1항에 있어서, 상기 HSG막 형성후, PH3이온의 도펀트 주입은 700℃ 이하의 저온 영역에서 주입하여 HSG막 표면이 비정질 상태를 유지하도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
11. 제 1항 또는 제 10항에 있어서, 상기 PH3 이온은 N2 또는 He와 같은 불활성 개스에 희석시킨 도편트 소오스 개스로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.