KR0175174B1

KR0175174B1 - 반도체 장치의 제조방법

Info

Publication number: KR0175174B1
Application number: KR1019940017735A
Authority: KR
Inventors: 마사노브 젠께; 도시유끼 히로다
Original assignee: 세끼모또 다다히로; 니뽄 덴끼 가부시끼 가이샤
Priority date: 1993-07-22
Filing date: 1994-07-22
Publication date: 1999-02-01
Also published as: JP2830705B2; JPH0738062A; KR950004553A

Abstract

본 발명은 비정질상에서 다결정상까지 전이 온도에서 기판상에 결정 입자를 포함하는 비정질 실리콘으로 만들어진 층을 성장시키는 단계와, 다결정 실리콘막의 형성에 의해 결정 입자를 성장시키기 위해 전이온도보다 더 높은 온도로 상기 층을 열처리하는 단계 및, 그 표면상에 불규칙성을 형성하기 위해 에칭법을 사용하므로써 상기 층의 표면 부근에 결정 입자 경계부 사이에 상기 실리콘을 에칭시키는 단계를 포함하는 다결정 실리콘막을 형성하는 방법을 제공하는 것이다.

Description

반도체 장치의 제조방법

제1a도 내지 제1d도는 종래 기술의 반도체 장치의 제조 방법을 포함하는 연속 단계를 도시하는 단면도.

제2a도 내지 제2c도는 종래 기술 반도체 장치의 제조 방법을 포함하는 연속 단계를 도시하는 단면도.

제3a도 내지 제3d도는 본 발명의 실시예 1에 따른 새로운 반도체 장치의 제조 방법을 포함하는 연속 단계를 도시하는 단면도.

제4도는 본 발명의 실시예 1에 따른 성장 온도 대 용량 비율의 관계를 도시하는 다이아그램.

제5도는 종래 기술의 방법을 사용함으로써 성장한 실리콘 표면을 도시한 주사 전자 현미경(scanning electron microscope; SEM)으로 관측한 포토그래프.

제6도는 본 발명의 실시예 1에 따라 성장한 실리콘 표면을 도시한 SEM으로 관측한 포토그래프.

제7도는 본 발명의 실시예 1에 따른 브레이크다운(breakdown)전압 분포를 도시한 다이아그램.

제8도는 종래 기술의 방법에 따른 브레이크다운 전압 분포를 도시한 다이아그램.

제9a도 내지 제9d도는 본 발명의 실시예 2에 따른 새로운 반도체 장치의 제조 방법을 포함하는 연속 단계를 도시하는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 실리콘 산화막

3,3a : 비정질상과 결정상이 혼합된 막 4 : 다결정 실리콘막

5 : 다공성 실리콘막 6 : 용량 절연막

7 : 다결정 실리콘막

[발명의 배경]

본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히, 동일 면적에서 대용량을 갖는 캐패시터(capacitor; 축전기)를 구비한 반도체 장치의 제조 방법에 관한 것이다.

다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)와 같은 반도체 메모리 장치는 적층(stacked) 캐패시터 또는 트랜치(trench) 캐패시터와 같은 캐패시터를 포함한다. 적층 캐패시터는 증착된 다결정 실리콘층(deposited polycrystalline silicon layer) 사이에 형성된 캐패시터인 반면에, 트랜치 캐패시터는 실리콘 기판사이의 트랜치 홈에 형성된 캐패시터이다.

종래 기술에서, 적층 캐패시터는 하기 공정으로 제조된다. 실리콘 기판이 적층 캐패시터를 연속적으로 형성하기 위해 준비되어 있다. 절연막(insulator film)은 접점 홀(contact hole)이 절연막에 형성된 후에 실리콘 기판상에 형성된다. 연속하여, 다결정 실리콘막은 인(phosphorus; P)과 같은 불순물(impurity)로 도핑(dope)되는 절연막 상에서 성장한다. 포토레지스트막(photoreist film)은 하부 전극(bottom electrode)을 한정하기 위한 플라즈마 에칭법(plasma etching method)과 같은 정상적인 패터닝법을 사용하므로써 패터닝되는 다결정 실리콘막상에 적용된다. 그런 다음 하부 전극의 표면은 실리콘 산화막 또는 실리콘 질화막을 포함하는 유전체막(dielectric film)으로 피복되고 상부 전극은 하부 전극과 동일한 방법으로 에칭되어 성장한다.

64 메가비트(Mbit) DRAM에서 요구되는 상기 고밀도 집적화(integration)에 포함되는 캐패시터는 소형뿐만 아니라 충분한 대용량을 가질 필요가 있다. 상기 용량은 상부 또는 하부 전극과 유전체막 사이의 인터페이스(interface) 면적에 비례하고, 캐패시터를 위한 대용량을 확보하기 위해서는 상기 전극과 유전체막 사이에서 인터페이스의 큰 면적을 요구한다. 고밀도 집적화를 위한 소형화 및 대용량을 갖는 적합한 캐패시터를 제공하기 위하여, 캐패시터가 매우 작은 면적을 점유하는 조건하에서 상기 전극과 유전체막 사이에 인터페이스를 위한 가능한 큰 면적을 어떻게 고정하는가가 매우 중요하다. 이 결과를 해결하기 위해, 상기 전극과 유전체막 사이에 평탄하지 않거나 또는 불규칙한 인터페이스를 갖는 캐패시터를 허용하는 것이 제안되었다.

제1종래 기술로 본 명세서에서 참조한 일본 특개평 3-272165호에는 실리콘층이 비정질상(amorphous phase)에서 다결정상까지 실리콘의 전이(transition) 온도로 성장하는 반도체 장치의 제조방법이 기술되어 있고, 상기 표면이 이것상에 형성되는 유전체층을 갖는 인터페이스 면적을 증가시키기 위해 상기 불규칙성(irregularity)을 갖도록 그 표면 아래에서 결정 입자(crystal grains)의 성장을 초래한다. 이 방법은 제1a도 내지 제1d도에 더 상세히 도시되어 잇다.

제1a도 내지 제1d도는 제1종래 기술로서 적층 캐패시터를 제조하기 위한 종래 방법에 포함된 연속 단계를 나타내는 단면도를 도시하고 있다. 제1a도를 참조하면, 실리콘 기판(1)은 캐패시터를 작용시키는 반도체 장치를 형성하기 위해 준비되어 있다. 실리콘 산화막(2)은 접점 홀이 리도그래피(lithography) 및 건조 에칭과 같은 통상의 방법을 사용하여 형성된 후에 실리콘 기판(1)상에 형성된다. 연속하여, 200 내지 500 나노메터(nm) 정도의 두께를 갖는 다결정 실리콘막(8)은 실리콘 산화막이 접점 홀을 통해서 기판(1)의 노광면과 접촉하도록 화학적 기상 증착(chemical vapor deposition ; CVD)법을 사용하여 접점 홀을 갖는 실리콘 산화막(2)상에서 성장한다. 실리콘 산화막(9)은 실리콘 산화막이 CVD법을 사용하여 100 내지 300 나노메터 정도의 두께를 가질 때까지 다결정 실리콘막(8)상에서 성장한다. 50 내지 200 나노메터 정도의 두께를 갖는 다결정 실리콘막(10)은 CVD법을 사용하여 실리콘 산화막상에서 또한 성장한다.

제1b도를 참조하면, 성장층(grown layer : 8,9,10)은 하부 전극을 한정하기 위해 리도그래피 및 건조 에칭을 사용하므로써 에칭된다. 그런 다음, 다결정 실리콘막은 550℃의 성장 온도와, 1 토르(Torr)의 압력하에서 실란(SiH₄) 20%와 헬륨(He) 80%를 함유하는 반응 가스를 사용하여 하부 전극과 그 인접부상에서 성장하고, 그에 의해 결정 입자는 소정 치수로 성장한다. 다결정 실리콘 형상의 결과는 불규칙한 자유 표면 또는 편평한 표면적 보다 약 2배 큰 불규칙한 표면적을 허용하는 바와 같은 현저히 불규칙한 표면을 갖는다.

제1c도를 참조하면, 열확산법(thermal diffusion method)은 현저하게 불규칙한 표면을 갖는 하부 전극을 형성하기 위해 건조 에칭법을 사용하므로써 연속 에칭에 대한 다결정 실리콘막(11)에 인(P)과 같은 불순물을 도입하여 실행한다.

제1d도를 참조하면, 얇은 용량 절연막(6)은 이 절연막(6)이 현저한 불규칙성을 갖도록 하부 전극의 불규칙한 표면상에 형성된다. 이것은 하부 전극과 용량 절연막 사이의 인터페이스 면적에서 현저한 증대를 초래한다. 다결정 실리콘막(7)은 용량 절연막(6)상에서 성장한다. 그런 다음 인(P)과 같은 불순물이 다결정 실리콘막(7)에 도입된다. 연속하여, 다결정 실리콘막(7)은 상부 전극을 형성하기 위해 리도그래피 및 건조 에칭법으로 패터닝된다.

제1종래 기술에 따르면, 소정 치수를 갖는 결정 입자의 성장은 적층 캐패시터에 포함된 전극과 절연막 사이의 인터페이스 면적에서 현저한 증대를 얻기 위해서는 필수적이다. 상기 소정 결정 입자의 성장은 비정질상에서 실리콘의 다결정상까지 전이 온도로 성장하는 결정 입자를 위한 열처리의 매우 정확한 제어에 의해서만 얻어진다. 즉, 현저하게 불규칙한 표면을 형성하기 위해 필요한 결정 입자를 얻기 위한 상기 온도 제어는 열처리 온도가 비정질상에서 다결정상까지 실리콘의 전이 온도 주변에서 545℃ 내지 555℃정도로 되므로 매우 정확하고 정밀하다. 좁은 범위에서 온도의 어떤 변화는 성장층 표면적의 증대를 제공하기에 부적합하다. 저압 CVD장치를 사용하므로써 다수의 처리는 성장층 표면의 불규칙성 정도의 변화를 일으키는 실리콘과 같은 미립자의 생성을 초래한다. 상기 관점에서 제1종래 기술은 소정 적층 캐패시터를 얻기 위해서는 유용하지 않고 적합하지 않다. 또한, 제1종래 기술에 의해 얻어진 전극의 표면적은 제1종래 기술이 64 메가비트 DRAM에 적용할 수 없으므로 어떤 불규칙성을 갖지 않는 전극의 표면적 보다 약 2배 크다.

더욱이, 제2종래 기술로 참조한 일본 특개평 4-196435호에는 다결정 실리콘을 제조하기 위한 방법이 기술되어 있고, 비정질 실리콘은 그 표면상에 불규칙성을 형성하기 위해 진공 또는 비산화 분위기(nonoxidation atmosphere)에서 어닐링된다. 제2종래 기술에 따르면, 비정질 실리콘이 상기 조건하에서 결정화될 때, 상기 불규칙성은 그 표면 부근의 결정화 실리콘과 그 표면에서 발생하는 실리콘 미그레이션(silicon-migration) 양자 모두에 의해 실리콘 표면상에 형성된다.

제2종래 실시예에 따르면, 캐패시터에 있는 전극의 표면적은 결정 입자의 존재로 인한 불규칙성이 비정질상에서 다결정상까지 실리콘의 전이 온도로 다결정 실리콘에 형성되기 때문에 일반적인 캐패시터에서 어떤 불규칙성이 없는 전극의 표면적보다 약 2배 크다.

그러나, 제2종래 기술은 하기와 같은 단점이 있다. 불규칙성의 치수는 비정질 실리콘을 성장시키기 위한 조건과 연속적인 어닐링 공정에 따라 변화한다. 또한, 특정 진공 시스템은 실리콘의 표면이 산화되자마자 어떤 실리콘 미그레이션이 발생하지 않기 때문에 실리콘 표면의 어떤 산화를 회피할 필요가 있다. 따라서 고품질의 패캐시터를 생산하는 것이 어렵다. 또한, 제2종래 기술에 의해 얻어진 전극의 표면적은 불규칙성을 갖지 않는 전극의 표면적보다 약 2배 크므로 64메가 비트 DRAM에 적용할 수 없다.

더욱이, 제3종래 기술에 대해 본 명세서에서 참조한 일본 특개평 3-139882호에는 반도체 메모리 장치를 제조하기 위한 방법이 기술되어 있고, 다결정 실리콘의 표면은 이것상에 불규칙성을 형성하기 위해 인산(phosphoric acid)을 사용하므로써 에칭된다. 제3종래 기술이 첨부도면을 참조하여 하기에 더 상세히 기술된다.

제2a도 내지 제2c도는 제3종래 기술의 메모리 장치의 제조방법에 포함된 연속 단계를 도시한 단면도이다. 제2a도를 참조하면, 실리콘 기판(1)이 캐패시터를 움직이는 반도체 장치를 형성하기 위해 준비되어 있다. 실리콘 산화막(2)은 접점 홀이 리도그래피 및 건조 에칭과 같은 통상의 방법을 사용하여 형성된 후에 실리콘 기판(1)상에 형성된다. 텅스텐 실리사이드막(12)과 다결정 실리콘막(13)은 실리콘 산화막(2)상에 연속적으로 형성된다. 연속하여, 인(P)과 같은 불순물이 다결정 실리콘막(13)에 도입되고 그후 텅스텐 실리사이드막(12)과 다결정 실리콘막(13) 양자는 하부 전극을 한정하기 위해 리도그래피 및 건조 에칭법을 사용하므로써 에칭된다.

제2b도를 참조하면, 다결정 실리콘 막(13)은 결정 입자 경계부(boundary) 사이에서 실리콘을 에칭하기 위해 대략 170℃까지 가열된 인산 용액에 10 내지 20분 동안 침지되고, 그 표면상에 불규칙성을 갖는 다공성 실리콘막(14)을 형성하며, 상기 텅스텐 실리사이드막(12)은 인산 용액의 에칭에 대한 스톱퍼(stopper)로서 작용한다.

제2c도를 참조하면, 용량 절연막(6)과 다결정 실리콘막(7)은 하부 전극상에 연속적으로 형성된다. 용량 절연막(6)과 다결정 실리콘막(7)은 상부 전극을 형성하기 위해 포토리도그래피 및 건조 에칭법을 사용하므로써 에칭된다.

제3종래 기술은 또한 하기와 같은 단점을 갖는다. 정상 다결정 실리콘의 결정 입자는 결정입자 경계부 사이의 실리콘이 인산 용액으로 에칭될 때 불규칙성이 소형으로 되므로 0.05 내지 0.1 나노메터(nanometer ; nm)의 폭을 갖는다. 따라서, 캐패시터의 용량을 증가시키는 것이 어렵다. 더욱이, 상기 작은 불규칙성에 포함된 구멍에 용량 절연막을 형성하는 것도 어렵다. 용량 절연막이 하부 전극상에 단단하게 형성되지 않는다면, 용량 절연막(6)의 브레이크다운 전압(break down voltage)은 이에 대한 전계(electric field)의 집중으로 인해 상당히 감소된다. 이것은 메모리 장치와 같은 캐패시터의 어떤 불확실성을 초래한다.

[발명의 요약]

따라서, 본 발명의 목적은 반도체 장치를 제조하기 위한 새로운 방법을 제공하는 것이다.

본 발명의 다른 목적은 초소형뿐만 아니라 대용량을 갖는 성능을 구비한 반도체 장치를 제조하기 위한 방법을 제공하는 것이다.

본 발명의 또다른 목적은 큰 불규칙성의 표면을 갖는 다결정 실리콘막을 형성하기 위한 방법을 제공하는 것이다.

상기 및 다른 목적, 특징 및 본 발명의 장점이 하기 설명에 더 상세하게 설명된다.

본 발명에 따르면, 결정 입자를 포함하는 비정질 실리콘으로 만들어진 층을 비정질상에서 다결정상까지 전이 온도로 기판상에 성장시키는 단계와, 다결정 실리콘막의 형성에 대해 결정 입자를 성장시키기 위해 상기 전이 온도보다 더 높은 온도로 상기 층을 열처리하는 단계 및, 그 표면상에 불규칙성을 형성하기 위해 에칭법을 사용하므로써 상기 층의 표면부근에서 결정 입자 경계부 사이에 상기 실리콘을 에칭시키는 단계를 포함하는 다결정 실리콘막을 형성하는 방법을 제공하는 것이다.

또한, 본 발명은 기판을 준비하는 단계와, 결정 입자를 포함하는 비정질 실리콘으로 만들어진 제1층을 비정질상에서 다결정상까지 전이 온도로 상기 기판상에 성장시키는 단계와, 다결정 실리콘막의 형성에 대해 결정 입자를 성장시키기 위해 상기 전이 온도보다 더 높은 온도로 상기 제1층을 열처리하는 단계와, 그 표면상에 불규칙성을 형성하기 위해 에칭법을 사용하여 상기 제1층의 표면 부근에서 결정입자 경계부 사이에 실리콘을 에칭시키는 단계와, 상기 제1층상에 유전체막을 성장시키는 단계 및, 다결정 실리콘으로 만들어진 제2층을 유전체막상에 성장시키는 단계를 포함하는 반도체 장치를 제조하기 위한 방법을 제공하는 것이다.

[발명의 상세한 설명]

본 발명에 따른 실시예 1이 제3a도 내지 제3d를 참조로 하여 상세히 기술된다.

제3a도를 참조하면, 실리콘막(1)이 캐패시터(capactor)를 작용시키는 반도체장치를 형성하기 위해 준비되어 있다. 실리콘 산화막(2)은 실리콘 기판(1)상에 형성되고, 그 후에, 접점 홀(contact hole)이 포토리도그래피(photolithography) 및 건조 에칭(dry etching)법을 사용하여 실리콘 산화막(2)에 형성된다. 연속하여, 결정 입자(crystal grain)를 포함하는 비정질 실리콘으로 제조된 막(3)은 비정질상(amorphous phase)에서 결정상까지 전이(transition) 온도로 즉, 550℃ 내지 600℃정도로 0.2 내지 1.0 토르(Torr)의 압력하에서 SiH₄가스와 PH₃가스의 분위기로 저압 CVD(LP-CVD)법을 사용하여 200 내지 600 나노메터(nm) 두께까지 성장된다. PH₃는 인(P)을 실리콘막(3)에 도입하여 사용되고 실리콘 막(3)에 있는 인(P)의 농도(concentration)는 1×10²⁰내지 1×10²¹atms/cm³이다.

상기 단계에 따르면, 캐패시터에서 하부 전극으로 사용되는 막(3)은 비정질상에서 결정상까지 실리콘 전이 온도에서 성장한다. 상기 조건하에서, 비정질 실리콘의 분배된 결정 입자를 갖는 상기 막(3)이 얻어진다. 비정질 실리콘에 있는 결정 입자의 농도는 실리콘의 성장 온도에 따라 결정된다. 즉, 막(3)에 대해서 비정질 상태는 저온에서 얻어지는 반면에, 다결정 상태는 고온에서 얻어진다.

제3b도를 참조하면, 상기 막(3)은 다결정 실리콘 막(4)을 형성하기 위해 10 내지 30분동안 700 내지 900℃ 정도의 온도에서 질소 분위기로 열처리된다. 연속하여, 다결정 실리콘 막(4)은 포토리도그래피 및 건조 에칭법으로 에칭되고, 제3b도에 도시된 바와 같이 하부 전극을 한정하기 위해 패터닝된다.

상기 단계에서, 비교적 큰 결정 입자를 갖는 다결정 실리콘막(4)이 얻어진다. 상기 막(3)의 결정상은 다결정 실리콘에서 결정 입자의 치수가 상기 막(3)의 성장 온도에 따르도록 비정질 실리콘에서 결정 입자에 의해 나타난다.

제3c도를 참조하면, 다결정 실리콘 막(4)은 다결정 실리콘막의 표면 부근의 결정 입자 경계부 사이에 실리콘을 에칭시키기 위해 150℃ 내지 170℃까지 가열된 농축된 인산 용액에 10 내지 90분 동안 침지하여 그 표면상에 결정 입자로 인한 큰 불규칙성을 갖는 다공성 실리콘막(5)을 형성한다.

상기 단계에서, 다결정 실리콘막(4)이 농축된 인산 용액으로 에칭될 때, 에칭액(etchant)은 다결정 실리콘막의 표면 부근에서 결정 입자 경계부 주위에 실리콘을 에칭시키므로써 큰 불규칙성을 갖는 상기 실리콘막이 얻어진다. 다결정 실리콘막(4)의 표면상에서 큰 불규칙성으로 인해 대용량을 갖는 캐패시터를 얻는 것이 가능하다. 따라서, 불규칙성의 치수가 결정 입자의 치수에 따라 결정되고 결정 입자의 치수가 실리콘의 상기 성장 조건에 의해 제어가능하기 때문에 다결정 실리콘막(4)의 표면적을 증가시키는 것이 가능하다.

제3d도를 참조하면, 실리콘 질화막(도시 않음)은 실리콘 질화막의 표면상에 실리콘 산화막(도시 않음)을 형성하기 위해 연속 열처리를 위해 하부 전극상에서 성장한다. 실리콘 산화막으로 제조된 용량 절연막(6)은 하부 전극상에 형성된다. 연속하여 다결정 실리콘막(7)은 LP-CVD법을 사용하여 용량 절연막(6)상에서 100 내지 300 나노메터 두께까지 성장한다. 인(P)과 같은 불순물이 다결정 실리콘막(7)에 도입된 후, 다결정 실리콘막(7)과 용량 절연막(6)은 상부 전극을 한정하기 위해 포토리도그래피 및 건조에칭법으로 패터닝된다.

다음에, 실시예 1에 따른 캐패시터의 우수한 특징이 도면을 참조로 기술된다.

통상의 다결정 실리콘 전극으로 만들어진 종래 캐패시터와의 비교하에서 실시예 1의 성장 온도 대 용량 비율의 관계가 제4도를 참조로 하여 기술된다. 결정 입자를 포함하는 비정질 실리콘으로 만들어진 상기 막(3)이 550℃에서 600℃범위에서 비정질상으로부터 결정상까지 전이 온도로 성장할 때, 실시예 1에 따라 제공된 캐패시터의 용량은 불규칙성이 없는 종래 캐패시터의 용량보다 3배 크다. 제4도에 도시된 바와 같이, 광범위한 범위 즉, 50℃를 갖는 전이 온도는 종래 기술과 비교하면 대용량을 갖는 캐패시터를 제조하기에 유용하다. 실시예 1에 따르면, 제1종래 기술과 비교하면 어떤 복잡한 온도 제어없이 상기 캐패시터를 얻는 것이 가능하다.

다결정 실리콘 표면의 30,000 배율의 SEM 포토그래프는 제5도에 도시되어 있고, 상기 막(3)은 농축된 인산 용액(phoshoric acid solution)을 사용하여 에칭되는 630℃의 온도에서 성장한다. 제5도에서, 다결정 실리콘의 결정 입자는 50 내지 100 나노메터 정도의 직경을 가지며, 각각의 거리는 대략 평균 5 내지 10 나노메터이다. 따라서, 이 불규칙성은 캐패시터 용량의 증가가 크게 얻어지지 않는다.

실시예 1에 따른 다결정 실리콘 표면의 30,000 배율의 다른 SEM 포토그래프가 제6도에 도시되어 있고, 상기 실리콘막(3)은 580℃온도에서 성장한다. 이 온도는 비정질상에서 결정상까지 즉, 제4도에 도시된 바와 같이 550℃에서 600℃까지의 전이 온도 범위이다. 이 SEM 포토그래프에서, 다결정 실리콘의 결정 입자는 대략 100 내지 500 나노메터 정도의 직경을 가지며, 그 각각의 거리는 대략 50 내지 200 나노메터이다. 이 불규칙성은 제5도에 도시된 상기 불규칙성보다 더 크고, 캐패시터 용량의 증가는 상기 실시예와 비교하면 더 크다.

그러나, 상기 막(3)의 성장 온도가 저온 예를 들면 500℃로 변경된다면, 결정 입자의 직경은 500 내지 1,000 나노메터 정도로 증가한다. 따라서, 소정 면적당 결정 입자 경계부의 수는 감소되고, 상기 표면적의 증가는 하부 전극의 패턴이 2 마이크로메터보다 더 적거나 또는 동일하다면 균일하지 않다.

상술한 바와 같이, 비정질상에서 결정상까지 즉, 550℃ 내지 600℃의 전이온도는 상기 막(3)의 성장 온도에 가장 적합하다.

실시예 1의 방법을 사용하여 만들어진 캐패시터의 브레이크다운 전압 분포가 제7도에 도시되어 있다. 실시예 1에서, 정상 전압이 반도체 장치에 적용될 때 어떤 유전체 브레이크 다운이 발생하지 않는다. 따라서 우수한 특징은 브레이크다운 전압에서 얻어진다.

종래 방법과 비교해 보면, 종래 방법을 사용하여 만들어진 캐패시터의 브레이크다운 전압 분포가 제8도에 도시되어 있다. 종래 방법에 있어서, 전기 쇼트사고가 일어나고 유전체 브레이크 다운이 저전압에서 발생한다는 사실을 알았다. 따라서, 용량 절연막은 그 품질이 열화된다는 것을 이해할 수 있다. 상기 열화(deterioration)가 발생하는 원인은 상기 표면의 불규칙성이 제5도에 도시된 바와 같이 매우 순간적이기 때문에 상기 용량 절연막이 결정 입자 경계부 사이의 캡(gap)에 완전히 형성되지 않고 전계가 용량 절연막(6)의 상기 부분에 집중되는 이유에서 나타난다.

다른 한편, 실시예 1의 결정 입자의 치수는 종래 방법의 치수보다 더 크고, 결정 입자 경계부간의 거리는 용량 절연막(6)이 실시예 1의 결정 입자 경계부 사이에 용이하고 균일하게 형성되도록 제5도 및 제6도에 도시된 바와 같이 종래 방법의 거리보다 더 길다. 제7도 및 제8도는 캐패시터의 높은 신뢰성이 실시예 1에서 얻어지는 것을 도시하고 있다.

더욱이, 본 발명의 실시예 1에 따르면, 상기 막(3)의 비정질 실리콘과 결정 입자의 혼합율이 성장 온도의 조건에 따를지라도, 실시예 1의 상기 막(3)을 성장시키기 위한 허용가능한 온도 범위는 제4도에 도시된 바와 같이 종래 방법의 온도 범위보다 더 넓다. 따라서, 불규칙성의 치수가 결정 입자의 치수에 따라 결정되고, 결정 입자의 치수가 상술한 바와 같이 실리콘의 상기 성장 온도로 제어되기 때문에 다결정 실리콘막(4)의 표면적을 증가시키는 것은 용이하게 가능하다. 본 발명의 실시예 1에 따르면 큰 불규칙성으로 인해 대용량을 갖는 캐패시터가 얻어진다.

본 발명에 따른 실시예 2가 제9a도 내지 제9d를 참조하여 기술된다.

제9a도를 참조하면, 실리콘 기판(1)은 캐패시터를 작동시키는 반도체 장치를 형성하기 위해 준비된다. 실리콘 산화막(2)은 실리콘 기판(1)상에 형성되고, 접촉 홀은 포토리도그래피 및 건조 에칭법을 사용하므로써 실리콘 산화막(2)에 형성된다. 연속하여 결정 입자를 포함하는 비정질 실리콘으로 만들어진 막(3a)은 550℃ 내지 600℃정도의 비정질상에서 결정상까지의 전이 온도에서 0.2 내지 1.0토르의 압력하에서 SiH₄가스의 분위기에서 LP-CVD법을 사용함으로써 200 내지 600 나노메터 두께까지 성장된다.

제9b도를 참조하면, 인(P)은 대략 850℃온도에서 상기 막(3a)에 도입되고, 그 다음 상기 막(3a)은 다결정 실리콘막(4)을 형성하기 위해 10 내지 30분 동안 700℃ 내지 900℃정도의 온도에서 질소 분위기로 열처리 된다. 열처리 동안에, 결정 입자는 열처리 온도에 의존하는 소정 치수도 더 성장한다.

제9c도를 참조하면, 다결정 실리콘막(4)은 하부 전극을 형성하기 위해 패터닝에 의한 포토리도그래피 및 건조 에칭법으로 에칭된다. 연속하여, 다결정 실리콘막(4)은 10 내지 90분 동안 150℃ 내지 170℃까지 가열된 농축된 인산 용액에 침지된다. 이 단계의 결과로, 다결정 실리콘막 표면 부근에서 결정 입자 경계부 사이의 실리콘은 그 표면상에 큰 불규칙성을 갖는 다공성 실리콘막(5)을 형성하기 위해 에칭된다.

제9d도를 참조하면, 실리콘 질화막(도시 않음)은 실리콘 질화막상에 실리콘 산화막(도시 않음)을 형성하기 위해 열처리를 계속하기 위해 하부 전극상에서 성장하고, 실리콘 질화막과 실리콘 산화막으로 만들어진 용량 절연막(6)을 형성한다. 그런 다음, 다결정 실리콘막(7)은 LP-CVD법을 사용하므로써 100 내지 300 나노메터 두께까지 용량 절연막(6)상에서 성장한다. 인(P)과 같은 불순물이 다결정 실리콘막(7)에 도입된 후에, 다결정 실리콘막(7)과 용량 절연막(6)은 상부 전극을 한정하기 위해 포토리도그래피 및 건조 에칭법으로 패터닝된다.

실시예 2에 따른 캐패시터의 용량은 종래 방법에 비해서 약 3배 크다. 또한, 캐패시터의 브레이크다운 전압 분포의 양호한 특성과 제4도, 제6도 및 제7도에 도시된 바와 같은 신뢰성이 얻어진다.

실시예 1 및 실시예 2에서, 비록 상기 막(3,3a)으로 인(P)의 도입이 상기 막(3)의 성장동안과 상기 막(3a)의 성장 후에 각각 실행될지라도, 상기 공정은 농축된 인산 용액을 사용하므로써 상기 막(3,3a)을 에칭하기전 또는 열처리 동안에 실행된다.

상기 실시예에서, 실리콘에 도입되는 인(P)은 비소(As: arsenic) 등으로 대체될 수 있다. 또한, 550℃ 내지 600℃범위에서 실리콘의 성장 온도는 실리콘막이 다른 조건하에서 성장한다면 제한되지 않는다.

더욱이, 캐패시터의 용량 증가가 종래 방법에 비해서 약 3배 클지라도, 전극 표면상의 불규칙성은 두꺼운 실리콘막을 제조하고 더 긴 인 에칭을 제조하므로써 더 크다. 따라서, 상기 실시예의 캐패시터의 용량은 종래 방법에 비해서 약 3배 크고, 그에 의해서 64메가비트 DRAM 보다 작은 반도체 장치의 형성에 충분히 적용할 수 있다.

본 발명의 변경은 본 발명이 명백한 것에 대해 본 기술 분야에 숙련된 자들에 의해 어려움 없이 명백하게 나타난다. 따라서, 본 발명의 정신과 범주를 벗어남 없이 본 발명의 모든 변경은 첨부된 청구범위에 의해 커버되는 것이 명백하다.

Claims

다결정 실리콘막을 형성하기 위한 방법에 있어서, 결정 입자를 포함하는 비정질 실리콘으로 만들어진 층을 비정질상에서 다결정상까지의 전이 온도로 기판상에 성장시키는 단계와, 다결정 실리콘막의 형성에 대해 결정 입자를 성장시키기 위해 상기 전이 온도보다 높은 온도로 상기 층을 열처리하는 단계 및, 그 표면상에 불규칙성을 형성하기 위해 에칭액을 사용하여 상기 층의 표면부근에서 결정 입자 경계부 사이에 상기 실리콘을 에칭시키는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 전이 온도는 550℃ 내지 600℃범위인 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 열처리 온도는 700℃ 내지 900℃범위인 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 막을 성장시키는 동안 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제4항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 막을 성장시킨 후에 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제6항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 열처리 동안에 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제8항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 막을 에칭시키기 전에 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제10항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 에칭액은 인산인 것을 특징으로 하는 다결정 실리콘막 형성방법.
제1항에 있어서, 상기 불규칙성은 대략 100 내지 500 나노메터 정도의 직경을 갖고, 불규칙성간의 거리가 대략 50 내지 200 나노메터인 것을 특징으로 하는 다결정 실리콘막 형성방법.
반도체 장치를 제조하기 위한 방법에 있어서, 기판을 준비하는 단계와, 결정 입자를 포함하는 비정질 실리콘으로 만들어진 제1층을 비정질상에서 다결정상까지의 전이 온도로 상기 기판상에 성장시키는 단계와, 다결정 실리콘막의 형성에 대해 상기 결정 입자를 성장시키기 위해 상기 전이 온도보다 높은 온도로 상기 제1층을 열처리하는 단계와, 상기 표면상에 불규칙성을 형성하기 위해 에칭액을 사용하여 상기 제1층의 표면부근에서 결정 입자 경계부 사이에 상기 실리콘을 에칭시키는 단계와, 상기 제1막상에 유전체 막을 성장시키는 단계 및, 다결정 실리콘으로 만들어진 제2층을 상기 유전체 막상에 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서, 상기 전이 온도는 550℃ 내지 600℃범위인 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서, 상기 열처리 온도는 700℃ 내지 900℃범위인 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서, 상기 막을 성장시키는 동안 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제17항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서, 상기 막을 성장시킨 후에 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제19항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서, 상기 열처리 동안에 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제21항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서, 상기 막을 에칭시키기 전에 상기 막에 불순물을 도입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제23항에 있어서, 상기 불순물은 인(P)과 비소(As)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조방법.
제14항에 있어서, 상기 불규칙성은 대략 100 내지 500 나노메터 정도의 직경을 갖고, 불규칙간의 거리는 대략 50 내지 200 나노메터 정도인 것을 특징으로 하는 반도체 장치의 제조방법.
반도체 장치를 제조하기 위한 방법에 있어서, 실리콘 기판을 준비하는 단계와, 실리콘 산화막을 상기 실리콘 기판상에 성장시키는 단계와, 결정 입자를 포함하는 비정질 실리콘으로 만들어진 막을 SiH₄와 PH₃가스 분위기에서 550℃ 내지 600℃범위인 비정질상에서 결정상까지 전이 온도로 상기 실리콘 산화막상에 성장시키는 단계와, 다결정 실리콘막의 형성에 대해 상기 결정입자를 형성하기 위해 10 내지 30분동안 700℃ 내지 900℃범위인 온도로 상기 막을 열처리하는 단계와, 하부 전극을 한정하기 위해 상기 다결정 실리콘막을 에칭시키는 단계와, 다공성 실리콘막을 형성하기 위해 10 내지 90분 동안 150℃ 내지 170℃까지 가열된 에칭액을 사용하여 상기 다결정 실리콘막의 표면 부근에서 결정 입자 경계부 사이에 상기 실리콘을 에칭시키는 단계와, 실리콘 질화막을 상기 하부 전극상에 성장시키는 단계와, 용량 절연막을 형성하여 상기 실리콘 질화막의 표면상에 실리콘 산화물을 형성하기 위해 상기 실리콘 질화막을 놓아두는 단계와, 다결정 실리콘막을 상기 용량 절연막상에 성장시키는 단계와, 인(P)을 상기 다결정 실리콘막으로 도입하는 단계 및, 상부 전극을 한정하기 위해 상기 용량 절연막과 상기 다결정 실리콘막을 패터닝시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
반도체 장치를 제조하기 위한 방법에 있어서, 실리콘 기판을 준비하는 단계와, 실리콘 산화막을 상기 실리콘 기판상에 성장시키는 단계와, 결정 입자를 포함하는 비정질 실리콘으로 만들어진 막을 SiH₄와 PH₃가스 분위기에서 550℃ 내지 600℃범위인 비정질상에서 결정상까지 전이 온도로 상기 실리콘 산화막상에 성장시키는 단계와, 대략 850℃온도에서 상기 막에 인(P)을 도입하는 단계와, 다결정 실리콘막의 형성에 대해 상기 결정입자를 형성하기 위해 10 내지 30분 동안 700℃ 내지 900℃범위인 온도로 상기 막을 열처리하는 단계와, 하부 전극을 한정하기 위해 상기 다결정 실리콘막을 에칭시키는 단계와, 다공성 실리콘막을 형성하기 위해 10 내지 90분 동안 150℃ 내지 170℃까지 가열된 에칭액을 사용하여 상기 다결정 실리콘막의 표면 부근에서 결정 입자 경계부사이에 상기 다결정 실리콘을 에칭시키는 단계와, 실리콘 질화막을 상기 하부 전극상에 성장시키는 단계와, 용량 절연막을 형성하여 상기 실리콘 질화막의 표면상에 실리콘 산화물을 형성하기 위해 상기 실리콘 질화막을 놓아두는 단계와, 다결정 실리콘막을 상기 용량 절연막상에 성장시키는 단계와, 인(P)을 상기 다결정 실리콘막에 도입하는 단계 및, 상부 전극을 한정하기 위해 상기 용량 절연막과 상기 다결정 실리콘막을 패터닝시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.