JP2738256B2

JP2738256B2 - 半導体装置およびその製造方法

Info

Publication number: JP2738256B2
Application number: JP5019591A
Authority: JP
Inventors: 俊幸廣田; 一郎本間; 啓仁渡辺; 昌伸善家
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-01-31
Filing date: 1993-01-12
Publication date: 1998-04-08
Anticipated expiration: 2013-04-08
Also published as: JPH0613547A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特
に、キャパシタをその回路素子として含む半導体装置に
関する。

【０００２】

【従来の技術】従来、半導体装置に含まれるスタックト
キャパシタは、図３４（ａ）〜図３６（ｂ）に示された
製造工程を経て形成されていた。まず、図３４（ａ）に
示されているように、シリコン基板１上にキャパシタ分
離用の酸化シリコン膜２を成長させる。酸化シリコン膜
２上にホトレジスト膜３を塗布し、ホトレジスト膜３は
パターン化される。

【０００３】パターン化されたホトレジスト膜３をマス
クとして、酸化シリコン膜２がドライエッチングされ、
図３４（ｂ）に示されるような孔２ａが穿設される。

【０００４】パターン化されたホトレジスト膜２を除去
した後、図３５（ａ）に示されているように、ポリシリ
コン４を堆積する。次ぎに、ホトレジストを塗布し、リ
ソグラフィ技術とエッチングとを利用して、ホトレジス
ト膜５をパターン化する。

【０００５】パターン化されたホトレジスト５をマスク
として、ポリシリコン膜４がエッチングされ、図３５
（ｂ）に示す下部電極４ａが形成される。

【０００６】下部電極４ａは誘電体膜６で被われ（図３
６（ａ）参照）、最後に、図３６（ｂ）に示されている
ように、ポリシリコン膜７が誘電体膜６上に堆積され
る。

【０００７】かかる構成のスタックトキャパシタはダイ
ナミックランダムアクセスメモリ装置（以下、単にＤＲ
ＡＭという）等、集積回路装置で広く採用されている。

【０００８】しかしながら、近年、ＤＲＡＭは高集積化
されており、素子の幾何学的寸法は微細化され、各素
子、例えば、キャパシタの半導体基板上で占有できる面
積は縮小されてきている。

【０００９】縮小された占有面積に大容量のキャパシタ
を形成するには、その構造を３次元化しなければなら
ず、これまでにも、筒型のスタック電極やフィン型のス
タック電極、更に、溝型の下部電極が種々提案されてき
た。

【００１０】図３７（ａ）〜図３８（ｂ）は、筒型のス
タック電極の製造工程を示しており、まず、図３７
（ａ）に示されているように、シリコン基板１１上に層
間絶縁膜１２を成長させ、窒化シリコン１３が堆積され
る。図示していないパターン化されたホトレジスト膜を
マスクにして窒化シリコン膜１３と層間絶縁膜１２がエ
ッチングされ、シリコン基板を一部露出させるコンタク
ト孔が穿設される。

【００１１】ポリシリコン膜と酸化シリコン膜が順次堆
積され、図示していないパターン化されたホトレジスト
膜をマスクにして、上記ポリシリコン膜と酸化シリコン
膜がエッチングされ、ポリシリコンの支持体１４と酸化
シリコン膜１５が形成される。ポリシリコン膜１６がこ
のポリシリコンの支持体１４と酸化シリコン膜１５上に
堆積され、図３７（ａ）に示す構造が得られる。

【００１２】次に、ポリシリコン膜１６がマスクなしで
反応性イオンエッチングでエッチバックされ、図３７
（ｂ）に示されているように、下部電極１６ａがポリシ
リコンの支持体１４と酸化シリコン膜１５の側壁に残さ
れる。

【００１３】次に、酸化シリコン膜１５が弗酸系の水溶
液でエッチングされ、図３８（ａ）に示される構造が得
られる。

【００１４】最後に、窒化シリコン膜と酸化シリコン膜
とで構成される容量絶縁膜１７が下部電極を被い、更
に、ポリシリコンの上部電極１８が容量絶縁膜１７上に
堆積されて図３８（ｂ）に示される構造を得る。

【００１５】しかしながら、上述のように、キャパシタ
を３次元化するには、複雑で正確な制御を必要とし、再
現性のよいキャパシタ構造は得難かった。

【００１６】そこで、本願発明者は、特願平３ー２７２
１６５号（平成２年３月２０日出願）にＬＰ−ＣＶＤ法
で半球形状のシリコングレインを緻密に成長させ、表面
をかかる半球形状のシリコングレインで構成されたシリ
コン膜を加工したスタックキャパシタ電極を提案した。
シリコンの凹凸を表面に形成することにより、キャパシ
タ電極の有効表面積が増加させられる。

【００１７】しかしながら、この既に提案しているキャ
パシタ電極は半球形状のシリコングレインで構成された
シリコン膜をドライエッチングしてスタックキャパシタ
電極を個別的に分離するので、各スタック電極の側壁は
滑らかになり、凹凸が無くなってしまうという問題点が
あり、充分な表面積の増加が得られなかった。

【００１８】そこで本発明者は、特願平３ー５３９３３
号（平成３年２月２６日出願）において新たな半球形状
のグレインを形成する方法を提案した。この方法による
と、滑らかな表面の非晶質シリコンを堆積し、この非晶
質シリコン膜をリソグラフィ技術とエッチング技術とを
適用して所望の形状に加工する。しかる後、非晶質シリ
コンの表面に上記加工時に形成される酸化シリコンや炭
素を除去し、真空中或は不活性ガス等非酸化雰囲気中で
加熱処理する。その結果、非晶質シリコンの表面が結晶
化し、シリコン膜の表面が半球状のグレインとなる。こ
の提案された方法で形成された電極はその側面を凹凸で
被われる。非晶質シリコン膜を個別的なスタック電極に
分離した後に凹凸を形成するからである。

【００１９】

【発明が解決しようとする課題】しかしながら、上述の
特願平３ー５３９３３号で提案したスタック電極の形成
方法は、凹凸形成前に非晶質シリコン膜を清浄化しなけ
ればならず、その後の熱処理は非晶質シリコンの酸化防
止および汚染防止の観点から不活性で清浄な雰囲気を必
要とし、かかる雰囲気の維持に多大な設備および精密な
制御を必要とする。その結果、スタック電極は長時間を
かけて形成されることになり、製造効率が甚だしく低い
という問題点を有している。しかも、かように長時間を
かけて凹凸を形成しても、表面積は平坦表面の高々２倍
程度であり、超高集積化を要求される４ギガビットＤＲ
ＡＭに適用することはできなかった。

【００２０】

【課題を解決するための手段】本願請求項１に記載され
た発明は、表面積の増加で電気的特性の向上を図れる電
気回路の構成要素を含む半導体装置において、上記構成
要素は複数の孔の形成された多孔質シリコン粒子からな
る多結晶シリコンで形成され、上記孔を画成する表面を
含む多孔質シリコン粒子の表面を上記電気的特性に影響
する上記表面積とすることである。

【００２１】本願請求項２に記載された発明は、第１電
極と、該第１電極に誘電体を介して対抗する第２電極と
を有する容量素子を含む集積回路の形成された半導体装
置において、上記第１電極は、上記第２電極と対抗する
表面の少なくとも一部を複数の孔の形成された多孔質シ
リコン粒子で構成される多結晶シリコンで形成し、上記
孔を画成する表面を含む上記多孔質シリコン粒子の表面
を上記誘電体で覆うことである。

【００２３】本願請求項３に記載された発明は、下部電
極を形成する工程と、該下部電極を被う誘電体を形成す
る工程と、第誘電体を介して下部電極に対抗する上部電
極を形成する工程とを有する半導体装置の製造方法にお
いて、上記下部電極を形成する工程はシリコンの陽極酸
化、液相での選択的エッチング、気相での選択的エッチ
ングの選択的使用で表面を多孔質シリコン粒子とする工
程を含み、上記誘電体を形成する工程では上記誘電体を
上記多孔質シリコン粒子の孔を画成する表面に接して形
成することである。

【００２４】

【発明の作用】本願発明にかかる半導体装置は、電気回
路の構成要素の表面積、あるいは、容量素子の電極の表
面積を増加させることができる。事実、多孔質シリコン
は表面積を数倍〜十数倍増加させることができ、電気的
特性または容量値を向上させることができる。

【００２５】

【実施例】以下、本願発明の第１実施例となる製造工程
を図１（ａ）〜図２（ｂ）を参照して説明する。

【００２６】第１実施例の製造工程は、まず、シリコン
基板２１にＬＯＣＯＳ選択酸化法でフィールド酸化膜２
２を成長させ、次に、ポリシリコンが減圧ＣＶＤで堆積
させられる。不純物がポリシリコンに導入された後、陽
極化成法がポリシリコンに適用される。その結果、ポリ
シリコンは少なくともその表面の一部が多孔質シリコン
膜２３ａとなり、図１（ａ）に示される構造が得られ
る。

【００２７】上記陽極化成法は上記ポリシリコンを陽極
とし、白金（Ｐｔ）の陰極が５〜４０パーセントの弗酸
を主成分とする水溶液中で上記ポリシリコンに対向させ
られる。陽極と陰極との間に、数〜百ミリアンペア／平
方センチメートルの直流電流が流されると、ポリシリコ
ン中に多数の微小孔が形成され、多孔質シリコン膜２３
ａとなる。この多孔質化中、可視光〜紫外光が照射され
ると、正孔キャリアが発生し、反応が促進される。

【００２８】なお、ポリシリコンは、レジストで形成さ
れたマスクを利用して選択的にドライエッチングして
も、多孔質化される。

【００２９】上述のように、陽極化成法で形成された多
孔質シリコン膜２３ａは、２〜１０ナノメートルの微小
孔を多数有しており、多孔質シリコン膜の体積密度はバ
ルク密度の２０〜８０パーセントである。もし、微小孔
が２ナノメートル未満になると、後述する容量絶縁膜や
上部電極が多孔質シリコン膜２３の表面に沿って充分に
被着できなくなる。

【００３０】微小孔を拡大させるためには、多孔質シリ
コン膜２３ａを摂氏８００〜９００度で熱処理する。か
かる熱処理は図１（ｂ）に示されているように微小孔を
数十ナノメートル程度に拡張する。しかしながら、熱処
理中に、酸素が存在すると、多孔質シリコン膜２３ａの
表面が酸化膜で被われ、シリコン原子の移動が妨げられ
る。このような理由で、熱処理中の酸素分圧は１０のマ
イナス６乗Ｔｏｒｒ以下に抑えなければならない。熱処
理は陽極化成中に発生する内部応力による歪を緩和する
上でも有効である。

【００３１】次に、多孔質シリコン膜２３ａ上にレジス
トでマスク（不図示）を形成し、多孔質シリコン膜２３
ａはエッチングで下部電極２３ｂとなる。

【００３２】次に、下部電極２３ｂは容量絶縁膜２４で
被われる。まず、窒化シリコン膜が減圧ＣＶＤ法で厚さ
８〜１５ナノメートルに堆積される。この減圧ＣＶＤは
ＳｉＨ₂Ｃｌ₂ガスとＮＨ₃ガスの混合ガスを圧力０．２
〜０．４Ｔｏｒｒに調整して摂氏６００度〜７００度で
実施する。かかる低温で窒化シリコンの堆積を実施する
のは、成膜速度を反応律速とし、表面反応を主にするた
めである。かかる表面反応の結果、微小孔の内壁は窒化
シリコンで充分に被覆される。次に、窒化シリコンは摂
氏８５０度のスチーム雰囲気中で１０分間酸化され、酸
化シリコンが成長される。その結果、下部電極２３ｂは
ＳｉＯ₂膜とＳｉ₃Ｎ₄膜で構成される容量絶縁膜２４で
被われる。

【００３３】上記スチーム中での酸化は酸化シリコンで
被われていない多孔質シリコン膜上、ピンホール中およ
びウイークスポット上に厚い酸化シリコンを成長させる
ので、下部電極２３ｂをこの後形成する上部電極から確
実に電気的に分離する上で有効である。

【００３４】次に、ポリシリコン膜２５が減圧ＣＶＤ法
で全面に堆積され、図２（ａ）に示されている構造が得
られる。

【００３５】レジストのマスク（不図示）がポリシリコ
ン膜２５上に形成され、露出しているポリシリコン膜２
５がエッチングで選択的に除去される。その結果、図２
（ｂ）に示されているように、上部電極２５ａが形成さ
れる。

【００３６】以下、本願発明の第２実施例にかかる製造
工程を図３（ａ）〜図４（ｂ）を参照して説明する。

【００３７】まず、図３（ａ）に示されているように、
シリコン基板３１上にレジストのマスク３２が形成され
る。シリコン基板３１は陽極酸化され、マスク３２から
露出しているシリコン基板３１は内部に向かって多孔質
化される。その結果、シリコン基板３１は一部多孔質シ
リコンとなる。

【００３８】次に、マスク３２が除去され、第１実施例
と同様に多孔質シリコン３３の微小孔が図１（ｂ）に示
されているように熱処理で拡張される。その結果、容量
絶縁膜が微小孔の内壁に密着し易くなる。

【００３９】窒化シリコン膜が減圧ＣＶＤ法で微小孔の
内壁に密着するように被着され、酸化シリコン膜がスチ
ーム酸化で成長させられる。その結果、ＳｉＯ₂膜とＳ
ｉ₃Ｎ₄膜からなる容量絶縁膜３４が図４（ａ）に示され
ているように形成される。

【００４０】ポリシリコン膜が減圧ＣＶＤ法で容量絶縁
膜３４上に成長され、不純物がポリシリコン中に導入さ
れる。レジストのマスク（不図示）がポリシリコン上に
形成され、ポリシリコン膜は図４（ｂ）に示されている
ようにエッチングにより上部電極３５となる。

【００４１】第２実施例はシリコン基板３１中に下部電
極を形成するので、シリコン基板３１の主面に凹凸が少
なくなり、シリコン基板３１の主面上に構成される配線
領域の平坦化が容易になるという利点を有している。

【００４２】上述の第１実施例と第２実施例の工程で製
造される容量素子以外にも、図５（ａ）〜図６（ｃ）に
示される構造の容量素子が本願発明を特徴付ける多孔質
シリコンを利用して構成される。図５（ａ）は単純な柱
状の下部電極４１を示しており、その表面は多孔質シリ
コン４１ａで被われ、下部電極４１の表面積を増加させ
ている。図５（ｂ）はシリンダー状の下部電極４２を示
しており、その外面と内面は多孔質シリコン４２ａで被
われている。図６（ａ）はフィン状の下部電極４３ａを
示しており、この下部電極４３は支柱部、フィン部とも
多孔質シリコン４３ａで被われている。次に、図６
（ｂ）はスタックトトレンチキャパシタの下部電極４４
を示しており、下部電極４４の表面は多孔質シリコン４
４ａで被われている。更に、図６（ｃ）はトレンチキャ
パシタの下部電極４５を示しており、この下部電極４５
も多孔質シリコン４５ａで被われている。したがって、
本願発明は電極の形状を問わずに適用可能である。

【００４３】以下、本発明の第３実施例にかかる製造方
法を図７（ａ）〜図９（ｂ）を参照して説明する。

【００４４】第３実施例にかかる製造方法によると、ま
ず、シリコン基板５１上に素子分離用の酸化シリコン膜
５２が成長され、この酸化シリコン膜５２は、図７
（ａ）に示すようにレジストをパターン化したマスク５
３で選択的に露出されている。

【００４５】酸化シリコン膜５２には、ドライエッチン
グでコンタクト孔５２ａが穿設され、図７（ｂ）に示さ
れた構造が得られる。

【００４６】続いて、ポリシリコン膜５４ａが摂氏６０
０度の減圧ＣＶＤ（ＬＰＣＶＤ）法で堆積され、燐がポ
リシリコン膜５４ａ中にＰＯＣｌ₃ガスから摂氏８００
度で３０分間導入される。レジストのマスク５５がポリ
シリコン膜５４ａ上に形成され、図８（ａ）に示された
構造が得られる。

【００４７】ポリシリコン膜５４ａは反応性イオンエッ
チングでその露出部を除去され、図８（ｂ）に示されて
いるように下部電極５４ｂとなる。図１０はこの時点に
おける下部電極５４ｂの表面形状を示す走査型電子顕微
鏡写真であり、その倍率は６万倍である。

【００４８】次に、図９（ａ）に示すように、下部電極
５４ｂの表面を多孔質化して、多孔質シリコン膜５６を
形成する。本実施例では、下部電極５４ｂを加熱された
燐酸溶液（Ｈ₃ＰＯ₄）に浸し、その表面を多孔質化す
る。

【００４９】上記多孔質化の工程を詳述すると、燐酸溶
液を摂氏１４０度に加熱し、下部電極５４ｂはこの加熱
した燐酸溶液中に９０分浸される。加熱された燐酸はポ
リシリコンの粒界や転移面に偏析した不純物を選択的に
エッチングし、ポリシリコンの表面に多数の微小孔を開
口させる。図１１は燐酸溶液で処理したのちの下部電極
５４ｂの表面形状を示す走査型電子顕微鏡写真であり、
その倍率は６万倍である。図１２（ａ）〜（ｃ）は下部
電極５４ｂを異なる倍率で撮影した走査型電子顕微鏡写
真であり、それぞれ１０万倍、２０万倍、４５万倍で撮
影されている。これらの走査型電子顕微鏡写真はポリシ
リコンが多孔質化され、その表面に数ナノメートル〜数
十ナノメートルの微小孔が多数形成されていることを示
している。

【００５０】上述のように、加熱した燐酸溶液は偏析し
た不純物を選択的にエッチングするので、不純物の導入
されていないポリシリコンは多孔質化されない。図１３
（ａ）〜（ｃ）は不純物無添加のポリシリコンを燐酸溶
液にそれぞれ１０分、３０分、９０分浸したときの表面
形状を走査型電子顕微鏡で撮影したものであり、表面形
状はほとんど変化していない。

【００５１】図１４（ａ）〜（ｃ）はＰＯＣｌ₃ガスを
拡散源として摂氏８００度で燐を３０分熱拡散させたポ
リシリコンを摂氏１４０度のＨ₃ＰＯ₄に１０分、３０
分、９０分それぞれ浸した後の表面形状を撮影した走査
型電子顕微鏡写真であり、エッチングが表面から燐の濃
度の高い転移面や積層欠陥、粒界と進行してゆき、ポリ
シリコン膜を凹凸により多孔質化してゆく状態を表して
いる。かようにして得られる多孔質構造の大きさや形態
は、ポリシリコン膜の成膜条件、不純物の添加方法、そ
の後の熱処理条件、Ｈ₃ＰＯ₄溶液の濃度、温度、時間で
制御可能であり、安定して再現することができる。な
お、本実施例では、燐酸の水溶液を使用したが、燐酸の
水溶液を加熱して蒸気とし、ポリシリコン膜の表面に吹
き付けてもよい。

【００５２】燐酸を使用してポリシリコンを多孔質化す
る場合、多孔質層の膜厚は燐酸水溶液で処理する時間を
制御して調整することができる。しかしながら、多孔質
層の膜厚を正確に制御したい場合には、ポリシリコン膜
中に予め極薄の酸化シリコン膜を介在させておき、この
酸化シリコン膜をエッチングストッパーとして膜厚の制
御に利用する。かかるポリシリコン膜は複数の層で構成
されるが、電極の機能を損なうことのないように酸化シ
リコンを介在させなければならない。

【００５３】例えば、ポリシリコンを合計３００ナノメ
ートルの厚さに堆積する途中で２ナノメートル程度の酸
化シリコン膜を２層介在させ、燐をポリシリコンに摂氏
８００度のＰＯＣｌ₃ガス中で３０分熱拡散させ、その
後、摂氏１４０度の燐酸溶液中に６０分浸すと、図１５
の走査型電子顕微鏡写真で示されているように、最上層
のポリシリコンのみ多孔質化し、最初の酸化シリコン膜
がエッチングを停止させたことを理解できる。このよう
な複数のポリシリコン膜で構成されたポリシリコン層
は、結晶粒を膜厚方向に分割でき、粒径を制御すること
ができる。上述のように、エッチングは粒界に沿って進
行するので、ポリシリコン層を複数の膜で構成するな
ら、側壁の面積増加に寄与する。

【００５４】以上のようにして多孔質シリコンで下部電
極５４ｂを形成した後に、誘電体膜５６が下部電極５４
ｂの表面に接するように形成される。誘電体膜５６とし
ては、厚さ５〜１０ナノメートルの減圧ＣＶＤ法で堆積
された窒化シリコンとこの窒化シリコンの表面を酸化し
て得られる酸化シリコンで構成される多層構造体が使用
される。また、Ｔａ₂Ｏ₅のような高誘電体膜や強誘電体
膜を利用することもできる。

【００５５】この後、燐を添加したポリシリコン膜が誘
電体膜５６に密着するように形成され、リソグラフィ技
術と反応性イオンエッチングで上部電極５７に加工され
る。図９（ｂ）はこの段階を示している。

【００５６】上記第３実施例では、ポリシリコンを下部
電極５４ｂの形状に加工した後に、多孔質化している
が、ポリシリコンを多孔質化した後に、下部電極５４ｂ
に加工してもよい。また、上部電極５７はポリシリコン
に限らず、他の半導体あるいは金属でもよい。

【００５７】本発明にかかる第４実施例の製造方法で
は、多孔質化する以前のシリコンへイオン注入で不純物
を導入する。燐を注入する不純物とする場合は、加速エ
ネルギーを７０ｅＶとし、ドーズ量を１×１０¹⁶ｃｍ^ー2
とする。その後、シリコン膜は摂氏９００度の窒素雰囲
気中で３０分間アニールされ、摂氏１４０度の燐酸溶液
中で多孔質化される。図１６（ａ）〜（ｃ）は燐酸溶液
中の処理時間を１０分、２０分、６０分としたときの走
査電子顕微鏡写真であり、シリコン粒中に５ナノメート
ル程度の微細な凹凸が観察される。

【００５８】第４実施例では、シリコン膜に注入される
不純物を燐にしたが、不純物は粒界や転移面に偏析する
なら燐でなくてもよく。ボロン、ひ素、アンチモンでも
よい。

【００５９】本発明の第５実施例にかかる製造方法で
は、シリコン膜への不純物導入を成膜時に実施する。例
えば、減圧ＣＶＤ法でＳｉＨ₄とＰＨ₃とを含むガスを
０．６Ｔｏｒｒ、摂氏６３０度に調整し、かかる雰囲気
中で成膜されたポリシリコンは摂氏１４０度の燐酸溶液
中で多孔質化される。

【００６０】第５実施例の製造工程で温度を摂氏５５０
度とすると、シリコン膜は非晶質になり、この非晶質シ
リコンを摂氏９００度の高温雰囲気中で３０分アニール
すると、結晶化して比較的大きな結晶粒が成長する。こ
のシリコン膜を燐酸溶液中で処理すると、燐の偏析した
高濃度部分が選択的にエッチングされ、粒径を反映した
比較的大きな孔からなる多孔質構造が得られる。図１７
は上述の方法で膜厚４００ナノメートルの試料を燐酸溶
液中で９０分浸したのち撮影した走査電子顕微鏡写真で
ある。

【００６１】本発明の第６実施例にかかる製造方法は多
孔質化にＮＨ₃水溶液を使用する。この他にも、不純物
濃度の差でエッチングレートの異なるエッチング剤であ
れば利用できる。第６実施例にかかる製造方法は、摂氏
６０度のＮＨ₃水溶液を使用しており、シリコン膜は毎
分５ナノメートルの割合でエッチングされる。エッチン
グ後のシリコン膜表面は、５ナノメートル程度の微小な
凹凸と粒界に沿った深い凹部が観察される。図１８は走
査型電子顕微鏡で撮影された第６実施例の製造方法で形
成されたシリコン膜の表面である。この試料は表面の微
細な凹凸で黒色となった。なお、ＮＨ₃の水溶液だけで
なく、これを加熱してＮＨ₃蒸気を発生させてエッチン
グしてもよい。

【００６２】なお、不純物濃度の差でエッチングレート
が異なるエッチング剤としては、ＨＦとＨＮＯ₃を含む
溶液やＨＦとＨ₂Ｏ₂を含む溶液がある。また、シリコン
に導入される不純物は燐、ひ素、ボロン、アンチモンで
もよく、その導入方法は問わない。

【００６３】本発明の第７実施例にかかる製造方法は、
シリコン電極側面の面積増加を図ることを目的としてい
る。すなわち、シリコン膜を多孔質化する際にＨ₃ＰＯ₄
を用いてもＮＨ₃を用いても、電極側面は電極上面に比
べ、面積の増加が少ない。この原因は、多結晶シリコン
膜を通常の減圧ＣＶＤ法で形成した場合には柱状構造を
有するために電極表面に現れるグレインバウンダリ−の
密度が異なるためである。これを解決するためには、前
述したように、シリコン膜を複数の層に分ける方法があ
るが、以下に述べる方法によっても解決できる。

【００６４】まず図１９（ａ）に示すようにシリコン基
板６１上に酸化シリコン膜６２を形成し、その上にレジ
スト６３を塗布してパタ−ニングし、ドライエッチング
で酸化シリコン膜６２をエッチングする（図１９
（ｂ））。

【００６５】その後、図２０（ａ）に示すようにポリシ
リコン膜６４を堆積し、リンやヒ素等の不純物を添加す
る。ポリシリコン膜６４は減圧ＣＶＤ法で堆積した。堆
積条件は温度６００℃、使用ガスＳｉＨ₄とＨｅとの混
合ガス（ＳｉＨ₄：２０％，Ｈｅ：８０％）、圧力１Ｔ
ｏｒｒである。

【００６６】このポリシリコン６４上にレジスト６５を
塗布してパタ−ニングし（図２０（ａ））、これをマス
クにしてポリシリコン膜６４をドライエッチングする
（図２０（ｂ））。

【００６７】レジスト６５を除去した後、ポリシリコン
膜６８を減圧ＣＶＤ法で１５０ナノメ−トル堆積した
（図２１（ａ））。堆積条件はポリシリコン膜６４と同
条件である。

【００６８】その後、ポリシリコン膜６８に、８００℃
において３０分間ＰＯＣｌ₃ガスを用いてリンの熱拡散
を行った。この後に、反応性イオンエッチングによりエ
ッチバックを行い電極を形成する。（図２１（ｂ））。

【００６９】その後、塩酸と過酸化水素の混合液で洗浄
を行う。こうして形成した電極を１４０℃に加熱された
Ｈ₃ＰＯ₄の水溶液に６０分間浸した。この処理により、
電極表面に多孔質シリコン層６９が形成される。（図２
２（ａ））。

【００７０】この後、誘電体膜６６および上部電極（リ
ンド−プポリシリコン）６７を形成する（図２２
（ｂ））。

【００７１】この様にして形成したキャパシタの表面積
増加率は、６００℃で堆積したシリコン膜の２倍程度と
非常に大きい。また、このキャパシタのリ−ク電流特性
は、多孔質シリコン層を形成していないキャパシタとほ
ぼ同等であり（図２６，図２７参照）、耐圧分布も良好
である（図２８）。

【００７２】本発明の第８実施例に係わる製造方法は、
シリコン電極をハロゲンを有するガスにさらしても多孔
質化する。すなわち、ポリシリコン膜を２００ナノメ−
トル堆積した後に、８００℃において３０分間ＰＯＣｌ
₃ガスを用いてリンの熱拡散を行った。この後に１Ｔｏ
ｒｒのＣｌ₂ガスで満たしたチャンパ−内で、低圧水銀
ランプで発生した紫外光照射によって生成した塩素ラジ
カルで５分間エッチングする。この方法を用いると、グ
レインバウンダリ−や転移面等のリンが高濃度に偏析し
ている部分のエッチレ−トがリンが偏析していない部分
の５０−１００倍となり、この結果、ポリシリコン表面
に多孔質層および微細な凹凸が生じる。表面部分の走査
型電子顕微鏡による観察結果を図２３に示す。

【００７３】本実施例では多孔質層の形成および表面の
微細な凹凸を塩素ラジカルを用いて形成しているが、Ｂ
ｒ（ブロム）やＩ（ヨウ素）ラジカルでも実施できる。
また、ラジカルの生成には低圧水銀ランプからの紫外光
を用いているが、他の方法を用いた光励起でもよいし、
マイクロ波や高周波または電子銃を用いてプラズマを生
成してもラジカルを発生することができ実施できる。

【００７４】本発明の第９実施例に係わる製造方法は、
スタック電極の形成と多孔質化を同時に実施する。すな
わち、ポリシリコン膜を２００ナノメ−トル堆積した後
に、８００℃において３０分間ＰＯＣｌ₃ガスを用いて
リンの熱拡散を行った。つづいてスタックトキャパシタ
のレジストパタ−ンをリソグラフィ−技術を用いて形成
する。この後に、平行平板反応性イオンエッチング装置
を用いて、圧力を２０Ｐａ（０．１５Ｔｏｒｒ）として
Ｃｌ₂でポリシリコンのエッチングを行う。この結果、
レジストマスクの無い部分は塩素イオンが照射されるた
め異方的なエッチングが行われるが、レジストパタ−ン
下のポリシリコン中のグレインバンダリ−や転移面など
リンが高密度に偏析している部分が塩素ラジカルによっ
て選択的にエッチングされる。そのため、エッチング形
状は異方形状となり、一方、多孔質層が等方的に生じ
る。エッチング断面を走査型電子顕微鏡で観察した写真
を図２４に示す。

【００７５】この方法を用いることによって、スタック
電極の形成と多孔質化を同時に行うことができる。本実
施例ではポリシリコンのエッチングに平行平板反応性イ
オンエッチング（ＲＩＥ）装置を用いているがＥＣＲや
マグネトロンＲＩＥまたはヘリコンエッチング装置等で
も実施できる。さらに、実施例ではエッチングガスにＣ
ｌ₂を用いているが、Ｆ（フッソ素）、Ｂｒ（ブロ
ム）、Ｉ（ヨウ素）等でも実施できる。

【００７６】本発明の第１０実施例に係わる製造方法は
弗化水素の水溶液中で陽極化成して多孔質化するもので
ある。すなわち、下部電極に、多孔質化シリコンを形成
するには、シリコン電極を弗化水素を主成分とする水溶
液中で陽極化成しても実施できる。以下、本実施例を工
程順に説明する。

【００７７】シリコン基板７１に素子分離用の酸化シリ
コン膜を形成し、次に、この酸化シリコン膜７２を弗酸
から保護するために、窒化シリコン膜７３を減圧ＣＶＤ
法により形成する。その後シリコン基板７１とのコンタ
クトをとるために、リソグラフィ−技術とエッチング技
術によって、パタ−ニングを行う。（図３０（ａ），
（ｂ））。

【００７８】次に、減圧ＣＶＤ法によりＳｉＨ₄、ＰＨ₃
を含むガス系から圧力０．６Ｔｏｒｒ、温度５５０℃で
非晶質シリコン膜を成膜し、これを８００℃で１２０分
アニ−ルして結晶化させ、ポリシリコン膜７４ａとす
る、続いてリソグラフィ−技術でレジスト６５をつく
り、エッチング技術によって、パタ−ニングを行い、下
部電極６４ｂとする（図３１（ａ），（ｂ））。

【００７９】形成した下部電極６４ｂを陽極として、５
−４０％のＨＦ（弗酸）を主成分とする水溶液中でＰｔ
（白金）を対向電極とし、数百ｍＡ／ｃｍ²の直流電流
を流して微小孔を形成する。このとき反応を促進させる
ため、可視−紫外線を照射してキャリアを励起させても
よい。微小孔の大きさは、２−数十ナノメ−トルで多孔
質層の体積密度はバルク密度の２０−８０％に制御す
る。この方法では下部電極６４ｂの側壁も多孔質膜７９
で被われるところが特徴的である。（図３２（ａ））。

【００８０】このとき、形成された微小孔の大きさが数
ナノメ−トル以下である場合は、誘電体膜が孔の内部ま
で充分に被覆されず、短絡の原因となったり、あるいは
開孔部を完全に埋めてしまい上部電極の表面積が増え
ず、蓄積電荷量を効果的に増加させることが難しくな
る。これを防ぐため、既に説明した方法で孔を拡大する
（図３２（ｂ））。

【００８１】次に、誘電体膜７６を形成し（図３３
（ａ））、さらに上部電極７７として不純物を添加した
ポリシリコンを堆積する（図３３（ｂ））。

【００８２】なお、この実施例では窒化シリコン膜を残
したまま誘電体膜を形成しているが、Ｈ₃ＰＯ₄溶液によ
って、窒化シリコン膜を除去してから誘電体膜を形成し
てもよい。

【００８３】以上説明した第９実施例の製造方法を用い
たとき、蓄積電荷量は従来の十数倍にまで達することが
出来る。陽極化成によってシリコンが多孔質化する現象
自体は古くから知られており、この方法で形成された多
孔質シリコンが非常に反応性に富むことから、低温での
素子分離酸化シリコン膜の形成や、ＳＯＩ（Ｓｉｒｉｃ
ｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造の形成、あるい
は配線用のシリサイドの形成等に用いられている。最近
では、間接遷移型のシリコンでは従来不可能とされてい
た可視発光現象が確認され発光デバイスへの応用が検討
されている。本発明の半導体装置の製造方法は、下部電
極表面に多孔質層を形成する方法として陽極化成を適用
し、蓄積電荷容量の増加という本発明に固有の効果を得
ている。

【００８４】本発明の第１１実施例に係わる製造方法
は、誘電体膜を下部電極の多孔質層表面に形成する際、
多孔質層の孔部（凹部）の大きさが十数ナノメ−トル以
下になると誘電体膜が孔の内面を十分に被覆することが
できなかったり、あるいは完全に孔部を埋め込んでしま
うことに鑑み、上部電極の表面積を増加し、蓄積容量の
増加を図るものである。

【００８５】そこで必要に応じて、誘電体膜を形成する
前に孔部の大きさを広げる工程を追加する。例えば、多
孔質シリコン形成後、多孔質シリコン表面を７００℃、
１Ｔｏｒｒの減圧酸素雰囲気中で、２０−３０ナノメ−
トル酸化した後、形成された酸化シリコン膜を弗酸等で
除去することで、孔部を広げることができる。

【００８６】あるいは、急速熱酸化法により短時間の酸
化を行い、表面に形成された酸化シリコン膜を除去して
もよい。

【００８７】さらに、１−２ナノメ−トルのオ−ダで孔
部を広げたい場合はＨ₂Ｏ₂（過酸化水素）または、ＨＮ
Ｏ₃（硝酸）を含む水溶液に浸して酸化シリコン膜を形
成し、これを弗酸等で除去する工程を任意の回数繰り返
すことで実施できる。

【００８８】本発明の第１２実施例に係わる製造方法
は、多孔質シリコンの表面を熱窒化した後、多孔質シリ
コン表面に形成された窒化シリコン膜を除去することに
よって孔を拡張する。

【００８９】例えば、多孔質シリコン形成後、ＮＨ
₃（アンモニア）雰囲気中で８００℃、６０秒の急速熱
窒化を行うと１．５−２ナノメ−トルの窒化シリコン膜
が多孔質シリコン表面に形成される。これをＨ₃ＰＯ₄を
含む溶液等によってエッチング、除去する工程を任意の
回数繰り返すことで実施できる。

【００９０】本発明の第１３実施例に係わる製造方法
は、多孔質シリコンのシリコンの存在する部分の幅が数
ナノメ−トル程度しか無いような非常に細かい多孔質構
造の場合、第１０実施例や第１１実施例の方法は、たち
まち多孔質層全体を酸化シリコン膜や、窒化シリコン膜
に変えてしまう場合があること、また多孔質層が電極と
して機能するには、シリコンの存在する部分の幅が空乏
層幅の２倍よりも厚くなければならないことに鑑み、多
孔質シリコンを高真空中あるいは、非酸化雰囲気中ある
いは、還元雰囲気中でアニ−ル処理し、多孔質シリコン
を再結晶化させて、より大きな多孔質構造に変える。

【００９１】例えば、数ナノメ−トルの構造をもつ多孔
質シリコンをＨ₂（水素）雰囲気中で１０００℃、５分
間熱処理を行うと再結晶化がおこり、数ナノメ−トルの
構造をもつ多孔質シリコンへと変化する。この現象自体
はやはり古くから知られており、例えばＪ．Ｅｌｅｃｔ
ｒｏｃｈｅｍ．Ｓｏｃ．：ＳＯＬＩＤ−ＳＴＡＴＥＳＣ
ＩＥＮＣＥＡＮＤＴＥＣＨＮＯＬＯＧＹＡｕｇｕ
ｓｔ１９７８Ｖｏｌ．１２５，Ｎｏ．８Ｐ１３
３９ ”ＳｔｒｕｃｔｕｒｅｏｆＰｏｒｏｕｓＳｉ
ｌｉｃｏｎＬａｙｅｒａｎｄＨｅａｔ−Ｔｒｅａ
ｔｍｅｎｔＥｆｆｅｃｔ ” ＴａｋａｓｈｉＵｎ
ａｇａｍｉａｎｄＭａｓａｈｉｒｏＳｅｋｉに詳
しい。

【００９２】本発明の第１４実施例に係わる製造方法
は、従来技術で述べた、シリコンの半球状グレインを下
部電極表面に形成する方法と組み合わせて実施する。

【００９３】例えば、減圧ＣＶＤ法を用いて成長温度５
００℃で非晶質シリコン膜を２００ナノメ−トル堆積し
た後に、リソグラフィ−技術とドライエッチング技術を
用いて下部電極形状を形成する。その後、特願平３−５
３９３３号（平成３年２月２６日出願）において提案さ
れた半球状のシリコングレインを、高真空中で基板温度
７５０℃のアニ−ル処理を行うことによって前記下部電
極表面に形成する。

【００９４】つづいて、８００℃において３０分間ＰＯ
Ｃｌ₃ガスを用いてリンの熱拡散を行った。この後に、
１４０℃に加熱されたＨ₃ＰＯ₄溶液に６０分間浸した。
この処理を行うことにより、電極表面に多孔質シリコン
層および半球状シリコングレインより微細な凹凸が形成
される。

【００９５】この後、容量絶縁膜と上部電極を形成して
キャパシタを作成する。このキャパシタの蓄積電荷容量
は半球状シリコングレイを下部電極に形成したキャパシ
タの約２倍、半球状キャパシタを適用していない通常キ
ャパシタの約４倍と非常に大きい（図２５）。

【００９６】本実施例では非晶質シリコン電極に半球状
グレインシリコンを形成した後、リン拡散によって不純
物を導入した電極を多孔質化しているが、リンの導入方
法は熱拡散法に限らずイオン注水法を用いてもリンを導
入しても、さらに非晶質シリコン成長時にリンを導入す
るリンド−プ非晶質シリコンを用いても実施できる。ま
た、多孔質シリコン層は加熱したＨ₃ＰＯ₄溶液に浸すこ
とにより形成しているが、多孔質シリコン層及び微細な
凹凸が電極表面に形成されればこの方法に限らず実施で
きる。また、不純物としてリンを用いているがＡｓ（ヒ
ソ）等の不純物でも実施できる。以上のように、半球状
シリコングレイと多孔質シリコンを組み合わせることに
よって、蓄積電荷容量の増加に著しい効果が得られる。

【００９７】本発明の第１５実施例に係わる製造方法
は、下部電極に多孔質シリコンを形成するとき、高濃度
に不純物を添加した非晶質シリコンをＨ₃ＰＯ₄溶液処理
しても実施する。

【００９８】例えば、減圧ＣＶＤ法を用いてｉｎ−ｓｉ
ｔｕリンド−プ非晶質シリコン膜を２００ナノメ−トル
堆積する。このリンド−プ非晶質シリコン膜はリンが過
飽和状態（１×１０²¹ｃｍ^-3）に導入されている。つづ
いて、リソグラフィ−技術とドライエッチング技術を用
いて下部電極形状を形成する。つづいて、１４０℃に加
熱されたＨ₃ＰＯ₄溶液に６０分間浸した。この処理を行
うことにより電極表面に多孔質シリコン層及び微細な表
面凹凸が形成される（図２９）。

【００９９】この後、容量絶縁膜と上部電極を形成して
キャパシタを作成する。このキャパシタの蓄積電荷容量
はリンド−プ非晶質シリコンで下部電極を形成したキャ
パシタの２倍程度と非常に大きくなる。本実施例では、
減圧ＣＶＤ法を用いたｉｎ−ｓｉｔｕリンド−プ非晶質
シリコン電極を多孔質化しているが、リンがド−ピング
されていなくとも実施できる。また、非晶質シリコンを
減圧ＣＶＤ法を用いて形成しているが、リン拡散を行っ
たポリシリコンにイオン注入法を用いてシリコンを注入
しても、非晶質シリコンは形成できるので実施できる。
また、多孔質シリコン層の形成は加熱したＨ₃ＰＯ₄溶液
に浸すことにより形成しているが、多孔質層及び微細な
凹凸が電極表面に形成されればこの方法に限らず実施で
きる。

【０１００】本発明の第１６実施例に係わる製造方法は
下部電極に多孔質シリコンを形成するとき、スパッタ法
で非晶質シリコンを堆積して実施する。

【０１０１】例えば、スパッタ時のＡｒ（アルゴン）圧
が６×１０^-2Ｔｏｒｒ、基板温度１００℃、厚さ３００
ナノメ−トルに堆積されたシリコン膜は、斜影効果によ
って、柱状の多孔質構造を有しており、柱と柱のあいだ
は、空隙が存在する。この後、８００℃において２０分
間ＰＯＣｌ₃ガスを用いてリンの熱拡散を行うととも
に、結晶化を行い、つづいてリンの熱拡散により形成さ
れた酸化シリコン膜を弗酸によって除去することで多孔
質層を有する下部電極が形成できる。

【０１０２】あるいは、リンまたは、ボロン等の不純物
を含むシリコンをスパッタのタ−ゲットに用い、多孔質
の非晶質シリコンを堆積した後、アニ−ルによって結晶
化しても実施できる。

【０１０３】更に、ＰＨ₃またはＢ₂Ｈ₆のような不純物
のソ−スガスを含む雰囲気中で、シリコンをタ−ゲット
に反応性スパッタを行った後、アニ−ルによって結晶化
しても実施できる。

【０１０４】スパッタ法による非晶質シリコンについて
は、高橋清，小長井誠偏、最新アモルファスＳｉハンド
ブック、サイエンスフォ−ラム、鈴木正国、（１９８
３）に詳しい。

【０１０５】本発明の第１７実施例に係わる製造方法
は、下部電極に、多孔質シリコンを形成するとき、シリ
コン膜にリソグラフィ−技術を用いずに、１００ナノメ
−トル以下の微細なマスクを自己組織的に形成し、異方
性エッチングを行ってする。

【０１０６】例えば不純物を添加したポリシリコンを５
００ナノメ−トル堆積した後、Ａｒ（アルゴン）とＯ₂
（酸素）を含む雰囲気中で酸化シリコンをタ−ゲットに
してスパッタを行う。スパッタ時の圧力は６×１０^-2Ｔ
ｏｒｒで行う。

【０１０７】このようにしてシリコン膜上に厚さ５０ナ
ノメ−トルに堆積された酸化シリコンは幅数十ナノメ−
トルの柱上の多孔質構造を有している。これを数％の希
弗酸で処理し孔部を２０ナノメ−トル程度まで広げてか
ら、平行平板ＲＩＥ装置を用いて、圧力を２０Ｐａとし
てＣｌ₂を含むガス中でポリシリコンのエッチングを行
う。

【０１０８】この結果、酸化シリコンの無い部分は塩素
イオンが照射されるため異方的なエッチングが行われる
が、酸化シリコンの柱の下のポリシリコンはエッチング
されないため、ポリシリコン表面に幅数十ナノメ−トル
の柱状の多孔質シリコン層が形成される。また、スパッ
タ条件や時間を変えることで、島状や網目状のマスクも
形成可能であり、これを用いて異方的なエッチングを行
っても実施できる。また、マスク材は、酸化シリコンに
限らず、異方的性エッチングにおいて充分な選択比がと
れるものであればよい。

【０１０９】本実施例ではポリシリコンのエッチングに
平行平板ＲＩＥ装置を用いているがＥＣＲやマグネトロ
ンＲＩＥまたはヘリコンエッチング装置等でも実施でき
る。さらに、実施例ではエッチングガスにＣｌ₂を用い
ているが、Ｆ（フッソ素）、Ｂｒ（ブロム）、Ｉ（ヨウ
素）等でも実施できる。

【０１１０】更にスパッタ法に限らず、ＣＶＤ法、蒸着
法等の成膜方法で行なっても良い。

【０１１１】

【発明の効果】以上説明してきたように、本発明によれ
ば、多孔質シリコンで形成された電極はその表面積をポ
リシリコン等で形成された平坦な電極の表面積に比べる
と１０〜１００倍に増加させることができ、電気回路の
構成要素の電気的特性、例えば容量素子の電荷蓄積量を
飛躍的に増加させることができる。その結果、半導体集
積回路の集積度は、従来例と同一の半導体基板を使用し
ても大幅に向上し、充分な電荷蓄積量がホールド不良、
ソフトエラーを防止する。する。また、本発明により多
孔質化された電極は、従来の円筒型スタック容量電極や
スタックトレンチ容量電極、ＨＳＧ−Ｓｉを用いた容量
電極と同程度に蓄積電荷容量を増加させられる。例え
ば、燐酸水溶液で多孔化処理をする実施例の場合、僅か
１工程の追加で、標準的なスタック電極の１．６倍の電
荷蓄積容量を得られる。これと同程度の電荷蓄積容量を
円筒型スタック電極で実現しようとすると、７工程以上
を必要としており、製造方法が極めて複雑になる。ま
た、本発明にかかる容量素子は、巨視的に平滑な表面形
状であり、その上方に配線等を敷設しても、断線等の発
生する虞は小さい。

【図面の簡単な説明】

【図１】本発明の第１実施例にかかる製造方法を示す断
面図である。

【図２】第１実施例にかかる製造方法の他の工程を示す
断面図である。

【図３】本発明の第２実施例にかかる製造方法を示す断
面図である。

【図４】第２実施例にかかる製造方法の他の工程を示す
断面図である。

【図５】本発明の適用される種々の容量素子の電極構造
を示す断面図である。

【図６】本発明の適用される種々の容量素子の電極構造
を示す断面図である。

【図７】本発明の第３実施例にかかる製造方法の初期段
階を示す断面図である。

【図８】本発明の第３実施例に係る製造方法の中期段階
を示す断面図である。

【図９】本発明の第３実施例にかかる製造方法の後期段
階を示す断面図である。

【図１０】本発明の第３実施例の製造方法で形成さ
れた下部電極の多孔質化以前における表面組織の粒子構
造を示す走査型電子顕微鏡写真である。

【図１１】本発明の第３実施例の製造方法で形成さ
れた下部電極の多孔質化以降における表面組織の粒子構
造を示す走査型電子顕微鏡写真である。

【図１２】本発明の第３実施例の製造方法で形成さ
れた下部電極の多孔質化以降における表面組織の粒子構
造を異なる倍率（１０万倍，２０万倍，４５万倍）で示
した走査型電子顕微鏡写真である。

【図１３】不純物の導入されていないポリシリコン
を燐酸処理した後の表面組織の粒子構造を異なる処理時
間（１０分，３０分，９０分）毎に撮影した走査型電子
顕微鏡写真である。

【図１４】不純物を導入したポリシリコンを燐酸処
理した後の表面組織の粒子構造を異なる処理時間（１０
分，３０分，９０分）毎に撮影した走査型電子顕微鏡写
真である。

【図１５】本発明の第３実施例の変形例で形成され
た下部電極の多孔質化以降における断面組織の粒子構造
を示した走査型電子顕微鏡写真である。

【図１６】本発明の第４実施例の製造方法で形成さ
れた下部電極の燐酸処理中の異なる時間（１０分，２０
分，６０分）毎の表面組織の粒子構造を示した走査型電
子顕微鏡写真である。

【図１７】本発明の第５実施例の製造方法で形成さ
れた下部電極の多孔質化以降における表面組織の粒子構
造を示す走査型電子顕微鏡写真である。

【図１８】本発明の第６実施例の製造方法で形成さ
れた下部電極の多孔質化以降における表面組織の粒子構
造を示す走査型電子顕微鏡写真である。

【図１９】本発明の第７実施例にかかる製造方法の初期
段階を示す断面図である。

【図２０】本発明の第７実施例にかかる製造方法の第１
中期段階を示す断面図である。

【図２１】本発明の第７実施例にかかる製造方法の第２
中期段階を示す断面図である。

【図２２】本発明の第７実施例にかかる製造方法の後期
段階を示す断面図である。

【図２３】本発明の第８実施例の製造方法で形成さ
れた下部電極の多孔質化以降における表面組織の粒子構
造を示す走査型電子顕微鏡写真である。

【図２４】本発明の第９実施例の製造方法で形成さ
れた下部電極の多孔質化以降における表面組織の粒子構
造を示す走査型電子顕微鏡写真である。

【図２５】スタック電極の表面を種々の結晶で構成した
時の容量値を示すグラフである。

【図２６】電極の表面を多孔質シリコンで構成したキャ
パシタの電流特性を示すグラフである。

【図２７】電極の表面をポリシリコンで構成したキャパ
シタの電流特性を示すグラフである。

【図２８】耐圧分布特性を示すグラフである。

【図２９】本発明の第１５実施例の製造方法で形成
された下部電極の多孔質化以降における表面組織の粒子
構造を示す走査型電子顕微鏡写真である。

【図３０】本発明の第１０実施例にかかる製造方法の初
期段階を示す断面図である。

【図３１】本発明の第１０実施例にかかる製造方法の第
１中期段階を示す断面図である。

【図３２】本発明の第１０実施例にかかる製造方法の第
２中期段階を示す断面図である。

【図３３】本発明の第１０実施例にかかる製造方法の後
期段階を示す断面図である。

【図３４】従来例にかかる製造方法の初期段階を示す断
面図である。

【図３５】従来例にかかる製造方法の中期段階を示す断
面図である。

【図３６】従来例にかかる製造方法の後期段階を示す断
面図である。

【図３７】他の従来例にかかる製造方法を示す断面図で
ある。

【図３８】他の従来例にかかる製造方法の他の工程を示
す断面図である。

【符号の説明】

２１，３１，５１，６１シリコン基板２３ａ，４１ａ，４２ａ，４３ａ，４４ａ，４５ａ，６
９，７９多孔質シリコン２３ｂ，４１，４２，４３，４４，４５，５４ｂ，６
４，７４ｂ下部電極２４，３４，５８，６６，
７６誘電体２５ａ，３５，５７，６７，７７上部電極

フロントページの続き (72)発明者善家昌伸東京都港区芝五丁目７番１号日本電気株式会社内 (56)参考文献特開昭53−35484（ＪＰ，Ａ) 特開平４−286152（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】表面積の増加で電気的特性の向上を図れ
る電気回路の構成要素を含む半導体装置において、上記
構成要素は複数の孔の形成された多孔質シリコン粒子か
らなる多結晶シリコンで形成され、上記孔を画成する表
面を含む多孔質シリコン粒子の表面を上記電気的特性に
影響する上記表面積とすることを特徴とする半導体装
置。
【請求項２】第１電極と、該第１電極に誘電体を介し
て対抗する第２電極とを有する容量素子を含む集積回路
の形成された半導体装置において、上記第１電極は、上
記第２電極と対抗する表面の少なくとも一部を複数の孔
の形成された多孔質シリコン粒子で構成される多結晶シ
リコンで形成し、上記孔を画成する表面を含む上記多孔
質シリコン粒子の表面を上記誘電体で覆うことを特徴と
する半導体装置。
【請求項３】下部電極を形成する工程と、該下部電極
を被う誘電体を形成する工程と、第誘電体を介して下部
電極に対抗する上部電極を形成する工程とを有する半導
体装置の製造方法において、上記下部電極を形成する工
程はシリコンの陽極酸化、液相での選択的エッチング、
気相での選択的エッチングの選択的使用で表面を多孔質
シリコン粒子とする工程を含み、上記誘電体を形成する
工程では上記誘電体を上記多孔質シリコン粒子の孔を画
成する表面に接して形成することを特徴とする半導体装
置の製造方法。