KR0136529B1 - 반도체 메모리 소자의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 주어진 영역에서 다결정 실리콘 측벽과 산화막의 변화로써 스토리지 전극의 영역을 증가시킬수 있는 반도체 메모리 소자의 커패시터 제조방법에 관한 것으로, 필드영역과 액티브영역이 정의된 반도체기판상에 워드라인과 소오스 및 드레인영역이 형성되고, 전면에 절연막이 증착되고 드레인영역에 콘택홀이 형성되어 상기 드레인영역과 연결되도록 워드라인에 수직한 방향으로 비트라인이 형성된 반도체 메모리 소자에 있어서, 전면에 평탄화용 제1절연막 제2절연막을 형성하고 상기 소오스영역이 노출되도록 콘택홀을 형성하는 공정과, 전면에 제1다결정 실리콘막과 제3절연막을 형성하는 공정과, 스토리지 전극 영역을 정의하여 스토리지 전극콘택 상측에만 남도록 제3절연막을 패터닝하고 제3절연막 측면에 제2다결정 실리콘 측벽을 형성하는 공정과, 상기 제3절연막을 소정 깊이로 식각하고 제2다결정 실리콘 측벽의 양측면에 제4절연막 측벽을 형성하는 공정과, 상기 제3, 제4절연막을 마스크로 하여 제2다결정 실리콘 측벽이 완전히 제거되도록 제1, 제2다결정 실리콘을 식각하는 공정과, 상기 제4절연막만 남도록 제3절연막을 제거하는 공정과, 상기 제4절연막을 마스크로 하여 상기 제1다결정 실리콘막을 소정 깊이로 제거하여 스토리지 전극을 형성하는 공정으로 이루어지는 반도체 메모리 소자의 커패시터 제조방법이다.

Description

반도체 메모리 소자의 커패시터 제조방법

제1도는 종래 기술에 의한 반도체 메모리 소자의 커패시터 레이아웃도

제2도는 종래 기술에 의한 반도체 메모리 소자의 커패시터 공정단면도

제3도는 본 발명에 의한 반도체 메모리 소자의 커패시터 레이아웃도

제4도는 본 발명에 의한 반도체 메모리 소자의 커패시터 공정단면도

* 도면의 주요부분에 대한 부호의 설명

25:액티브영역 26:워드라인

27:비트라인 28:비트라인 곤댁

29:스토리지 전극 콘택 30:스토리지 전극

31:플레이트 전극 32:P형 실리콘기판

33:필드산화막 34:불순물 확산영역

35:절연막 36:제1다결정 실리콘막

37:텅스텐 실리사이드 38:평탄전용 절연막

39:질화막 40:제2다결정 실리콘막

41:산화막 41a:산화막

42:다결정 실리콘 측벽 43:산화막 측벽

44:유전체막 45:플레이트 전극

본 발명은 DRAM(Dynamic Random Access Memory) 셀(Cell)의 커패시터(capacitor)에 관한 것으로, 특히 기존의 노광공정에 대한 미니멈 디자인 룰(Minimum Design Rule)의 제약을 받지 않고 더블 실린더(Double Cylinder) 구조의 스토리지 전극(Storage Electrode)을 갖는 스택 커패시터(Stacked Capacitor)의 제조방법에 적당하도록 한 반도체 메모리 소자의 커패시터 제조방법에 관한 것이다.

반도체 메모리 소자는 매3년에 걸쳐 대략 4배에 달하는 집적도의 증가 추세를 보이고 있으며 따라서 축소된 면적의 메모리 소자에 대하여서도 기존의 전하저장 용량과 동일한 양의 전하저장 용량을 유지하거나, 혹은 그 이상의 용량을 갖도록 하는 것이 바람직하다.

이중 종래 사용하던 한가지 방법을 제1도를 참조하여 설명하면 다음과 같다.

먼저 제1도는 종래 기술에 의한 반도체 메모리 소자의 커패시터 레이아웃도로써 반도체기판에 형상으로 액티브영역(1)이 형성되고 이와 같이 액티브영역(1)이 형성된 반도체기판상에 일정 간격을 갖고 일방향으로 워드라인(2)이 형성되고 워드라인(2)과 수직한 방향으로 일정 간격을 갖고 비트라인(3)이 형성된다.

단, 각 액티브영역(1)에는 2개의 워드라인(2)과 1개의 비트라인(3)이 통과되도록 형성된다.

그리고, 각 액티브영역(1)에는 워드라인(2)을 마스크로 하여 불순물이온 주입층이 형성되어 각 액티브영역(1)에 형성되는 2개의 워드라인 사이의 불순물이온 주입층에는 비트라인 콘택(4)이 형성되고 2개의 워드라인(2) 양측에는 커패시터의 스토리지 전극 콘택(5)이 형성된다.

그리고 스토리지 전극 콘택(5)상에 스토리지 전극과 유전체막이 형성된 후 플레이트 전극(6)이 형성된 것이다.

그리고 도면상의 A-A'는 커패시터의 단면구조를 나타내기 위한 것으로 커패시터의 제조공정은 제2도를 참조하여 설명하면 다음과 같다.

우선 제2도(a)와 같이 P형 실리콘기판(7)상에 필드, 액티브영역을 구분하고 필드영역에 필드산화막(8)을 형성한다.

그리고 액티브영역에 열처리공정으로 게이트 산화막(9)을 형성하고 전면에 화학기상 증착법(CVD:Chemical Vapour Deposition) 방법에 의한 제1다결정 실리콘막(10)을 증착하고 저온산화(Low Temperature Oxide)에 의한 제1산화막(11)을 차례로 증착한다.

이어서 워드라인(Word Line)용 마스크(도시하지 않음)를 이용한 식각공정을 통해 상기 제1산화막(11), 다결정 실리콘막(10), 게이트 산화막(9)을 선택적으로 제거하여 워드라인을 형성한 후, 전면에 산화막을 증착하고 식각공정을 통해 워드라인 측면에 제1산화막 측벽(12)을 형성한다.

이어서 제2도 (b)와 같이 상기 P형 실리콘기판(7)상의 노출된 액티브영역에 소오스와 드레인을 포함하는 트랜지스터를 형성하기 위해 n+ 불순물을 도핑하여 불순물 확산영역(13)을 형성한다.

그리고 전면에 다결정 실리사이드(14)와 제2 산화막(15)을 차례로 증착하고 비트라인용 마스크(도시하지 않음)을 이용한 식각공정을 통해 상기 제2 산화막(15)과 다결정 실리사이드(14)를 선택적으로 제거하여 비트라인을 형성한다.

그리고, 전면에 산화막을 증착한 후 비트라인 측면에 스토리지 전극과 비트라인의 분리 역할용인 제2 산화막 측벽(16)을 형성한다.

이어서 전면에 질화막을 증착하고 식각공정을 통해 선택적으로 제거하여 에치스톱(Etch Stop)용 질화막(17)을 형성한다.

다음에 화학기상 증착법으로 산화막을 증착하고 노광공정시 요구되는 미니멈 디자인 룰에 의한 그릿(grit) 형태가 될 때까지 식각하여 제3 산화막(18)을 형성한다.

이어서 제2도 (c)와 같이 전면에 스토리지 전극용의 제2 다결정 실리콘막(19)을 증착하고 화학기상 증착법으로 산화막을 차례로 증착한 후 반응성 이온에칭(Reac- tive Ion Etching)을 통해 제1 다결정 실리콘 측면에 제3 산화막 측벽(20)을 형성한다.

그리고 전면에 스토리지 전극용의 제3 다결정 실리콘막(21)을 증착한다.

이어서 제2도(d)와 같이 상기 제3 다결정 실리콘막에 이웃한 셀(Cell)과의 분리를 위한 감광액(Photo Resist)(22)을 증착하고 상기 감광액(22)을 마스크로 이용한 식각공정으로 상기 제2다결정 실리콘막(19)과 제3 다결정 실리콘막(21)을 선택적으로 제거한다.

이어서 제2도 (e)와 같이 상기 감광액(22)을 제거한 후 제2 다결정 실리콘막(19)과 제3다결정 실리콘막(21)을 마스크로 이용한 식각공정으로 상기 제3산화막(18)과 제3 산화막 측벽(20)을 제거한다.

그리고 통상적으로 전면에 유전체막(23)을 증착하고 플레이트 전극(24)을 증착하여 커패시터를 완성한다.

그러나, 이와 같은 종래의 커패시터 제조방법에 있어서 제3 산화막의 형성시, 노광공정에서 요구되는 미니멈 디자인 룰의 제약을 받게되며, 따라서 주어진 소자면적에서 스토리지 전극의 영역을 증가시키는데 한계가 있었다.

예를들어, 1.5㎛²의면적을 가진 소자가 50%에 해당하는 0.7∼0.8㎛²만을 스토리지 전극으로 사용되는 비효율성의 문제점이 도출되었다.

그래서, 이러한 문제점을 해결하기 위하여 안출한 것으로 본 발명의 반도체 메모리 소자의 커패시터 제조방법에 있어서는 미니멈 디자인 룰의 제약을 받지 않고 주어진 영역에서 스토리지 전극의 영역을 증가시키는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 커패시터 제조방법은 필드영역과 액티브영역이 정의된 반도체기판상에 워드라인과 소오스 및 드레인영역이 형성되고, 전면에 절연막이 증착되고 드레인영역에 콘택홀이 형성되어 상기 드레인영역과 워드라인에 수직한 방향으로 비트라인이 형성된 반도체 메모리 소자에 있어서, 전면에 평탄화용 제1절연막 제2절연막을 형성하고 상기 소오스영역이 노출되도록 콘택홀을 형성하는 공정과, 전면에 제1다결정 실리콘막과 제3절연막을 형성하는 공정과, 1차적으로 스토리지 전극 영역을 정의하여 스토리지 전극콘택 상측에만 남도록 제3절연막을 패터닝하고 제3절연막 측면에 제2다결정 실리콘 측벽을 형성하는 공정과, 상기 제3절연막을 소정 깊이로 식각하고 제2다결정 실리콘 측벽의 양측면에 제4절연막 측벽을 형성하는 공정과, 상기 제3, 제4 절연막을 마스크로 하여 제2 다결정 실리콘 측벽이 완전히 제거되도록 제1, 제2다결정 실리콘을 식각하는 공정과, 상기 제4절연막만 남도록 제3절연막을 제거하는 공정과, 상기 제4절연막을 마스크로 하여 상기 제1다결정 실리콘막을 소정 깊이로 제거하여 스토리지 전극을 형성하는 공정으로 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제3도는 본 발명에 의한 반도체 메모리 소자의 커패시터 레이아웃도로써 반도체기판상에 형상으로 액티브영역(25)이 형성되고 이와 같이 액티브영역(25)이 형성된 반도체기판상에 일정한 간격을 갖고 일방향으로 워드라인(26)이 형성되고 워드라인(26)과 수직한 방향으로 일정 간격을 갖고 비트라인(27)이 형성된다.

단, 각 액티브영역(25)에는 2개의 워드라인(26)과 1개의 비트라인(27)이 통과되도록 형성된다.

그리고 각 액티브영역(25)에는 워드라인(26)을 마스크로 하여 불순물이온 주입층이 형성되어 각 액티브영역(25)에 형성되는 2개의 워드라인(26) 사이의 불순물이온 주입층에는 비트라인 콘택(28)이 형성되고 2개의 워드라인(26) 양측에는 커패시터의 스토리지 전극 콘택(29)이 형성된다.

그리고, 스토리지 전극 콘택상에 스토리지 전극(30)이 형성되고 유전체막이 얇게 증착된 후 플레이트 전극(31)이 형성된 것이다.

그리고 도면상의 B-B'는 커패시터의 단면구조를 나타내기 위한 것으로 커패시터의 제조공정은 제4도를 참조하여 설명하면 다음과 같다.

우선 제4도 (a)와 같이 P형 실리콘기판(32)상에 셀(Cell)과 셀의 전기적 구분을 위해 500nm 정도 두께의 필드산화막(33)을 형성하여 필드, 액티브 영역을 구분한다.

그리고 상기 P형 실리콘기판(32)상에 노출된 액티브영역에 트랜스퍼 트랜지스터(Transfer Transister:도시하지 않음)의 게이트를 형성하고 소오스 및 드레인을 포함하는 트랜지스터의 역할을 위해 n+ 불순물을 도핑하여 스토리지 전극 콘택용의 불순물 확산영역(34)을 형성한다.

그리고 상기와 같이 형성된 트랜지스터를 격리하기 위해 전면에 절연막(35)을 증착하고, 비트라인용의 제1다결정 실리콘막(36)과 텅스텐 실리사이드(37)를 차례로 증착한다.

이어서 제4도(b)와 같이 이후의 노광공정에서 초점심도의 여유도를 향상시키기 위하여 이제까지의 공정을 통해서 야기된 표면의 굴곡을 800nm 정도 두께의 평탄전용 절연막(38)의 증착 및 식각을 통해 평탄화 한다.

여기서, 상기 평탄전용 절연막(38) USG(Undoped Silicate Glass)로 형성한다.

그리고 산화막의 습식각에 대한 상기 평탄전용 절연막(38)이 손상되는 것을 방지하기 위하여 100nm 두께의 질화막(39)을 증착 및 식각을 통해 형성한다.

이러한 일련의 제조공정을 거치게 되면서 상기 불순물 확산영역(34)의 표면에서부터 상기 질화막(39)의 표면까지의 높이는 대략 1000nm가 된다.

이어서 스토리지 전극 콘택용 마스크(도시하지 않음)를 이용한 사진식각 공정을 통하여 스토리지 전극과 불순물 확산영역(34)을 연결할 콘택홀을 형성한 후, 전면에 400∼500nm 두께의 제2다결정 실리콘막(40)과 200∼300nm 두께의 산화막을 차례로 적층하고 사진식각 공정을 통해 상기 산화막을 선택적으로 제거하여 산화막(41)을 형성한다.

이때 제2다결정 실리콘막(40) 두께는 최종적으로 형성되는 스토리지 전극의 높이와 동일하며 증착된 산화막(41)은 이후 형성되는 다결정 실리콘 측벽(42) 및 산화막 측벽(43)으로 이루어진 각각의 더블 측벽(Double Sidewall) 사이에 형성한다.

한편, 식각 후 형성된 산화막(41)은 최종적으로 형성될 더블 실린더(Double Cylin- der) 구조의 내부 실린더의 크기를 결정하므로 이후 형성되는 두 종류의 다결정 실리콘 측벽(42) 및 산화막 측벽(43)으로 이루어진 더블 측벽의 두께와 최종적으로 형성될 더블 실린더 구조와 이웃하는 더블 실린더 구조와의 충분한 간격을 고려하여 결정한다.

이어서 제4도 (c)와 같이 전면에 다결정 실리콘막을 형성하고 반응성 이온에칭으로 다결정 실리콘 측벽(42)을 형성한 후, 상기 다결정 실리콘 측벽(42)과 제2다결정 실리콘막(40)을 마스크로 이용한 건식식각으로 산화막(41)을 선택적으로 제거한다.

이어서 제4도 (d)와 같이 전면에 산화막을 증착한 후 반응성 이온에칭으로 다결정 실리콘 측벽(42)에 산화막 측벽(43)을 형성한다.

이때 산화막 측벽(43)의 두께는 최종적으로 형성되는 더블 실린더 구조의 내부 실린더와 외부 실린더 측벽의 두께를 결정한다.

이어서 제4도 (e)와 같이 선택적으로 제거된 상기 산화막(41a)과 산화막 측벽(43)을 마스크로 이용하여 상기 다결정 실리콘 측벽(42)과 제2다결정 실리콘막(40)을 건식식각을 통해 선택적으로 제거한다.

그리고 상기 산화막(41a)의 완전제거를 위해 상기 제2다결정 실리콘막(40)을 마스크로 이용하여 상기 산화막(41a)과 산화막 측벽을 건식식각 한다.

이때, 습식식각을 통한 산화막(41a)의 제거는 더블링(Ring) 구조의 산화막이 보존되어야 하므로 적합하지 않다.

그리고 제4도 (b)의 산화막(41) 두께도 적당히 조절해야 하는데 만일 두께가 두꺼우면 건식식각시 측벽 형태의 더블링구조의 산화막(41a)에 영향을 미쳐 최종적인 스토리지 전극 형성에 악 영향을 미치게 된다.

이어서 제4도(f)와 같이 상기 산화막 측벽(43)을 마스크로 이용한 건식 식각으로 제2다결정 실리콘막(40)을 스토리지 전극 형태로 형성하고, 상기 제2다결정 실리콘막(40)을 마스크로 이용하여 상기 산화막 측벽(43)을 제거하여 스토리지 전극을 형성한다.

그리고 전면에 유전체막(44)을 증착하고 플레이트 전극(45)을 형성하여 커패시터를 완성한다.

이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 커패시터 제조방법은 노광공정시 요구되는 미니멈 디자인 룰에 영향을 받지 않고 주어진 영역에서 측벽 형태인 다결정 실리콘 측벽과 산화막의 두께 변화로써 스토리지 전극의 영역을 증가시킬 수 있다.

예를들어, 1.5㎛²의 면적을 가진 소자가 85%에 해당하는 1.3㎛²의 면적을 스토리지 전극으로 사용할 수 있는 효과가 있다.

Claims (8)

1. 필드영역과 액티브영역이 정의된 반도체기판상에 워드라인과 소오스 및 드레인영역이 형성되고, 전면에 절연막이 증착되고 드레인영역에 콘택홀이 형성되어 상기 드레인영역과 연결되도록 워드라인에 수직한 방향으로 비트라인이 형성된 반도체 메모리 소자에 있어서, 전면에 평탄화용 제1 절연막 제2 절연막을 형성하고 상기 소오스영역이 노출되도록 콘택홀을 형성하는 공정과, 전면에 제1다결정 실리콘막과 제3절연막을 형성하는 공정과, 스토리지 전극 영역을 정의하여 스토리지 전극 콘택 상측에만 남도록 제3절연막을 패터닝하고 제3절연막 측면에 제2다결정 실리콘 측벽을 형성하는 공정과, 상기 제3절연막을 소정 깊이로 식각하고 제2다결정 실리콘 측벽의 양측면에 제4절연막 측벽을 형성하는 공정과, 상기 제3, 제4 절연막을 마스크로 하여 제2다결정 실리콘 측벽이 완전히 제거되도록 제1, 제2다결정 실리콘을 식각하는 공정과, 상기 제4절연막만 남도록 제3절연막을 제거하는 공정과, 상기 제4절연막을 마스크로 하여 상기 제1다결정 실리콘막을 소정 깊이로 제거하여 스토리지 전극을 형성하는 공정으로 이루어짐을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
2. 제1항에 있어서, 상기 제1절연막은 USG로 형성함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
3. 제1항에 있어서, 상기 제2절연막은 질화막으로, 제3, 제4절연막은 산화막으로 형성함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
4. 제1항에 있어서, 상기 제3절연막은 각각의 더블 측벽 사이의 간격과 각각의 더블 실리더 형태인 스토리지 전극 사이의 간격을 결정함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
5. 제1항 또는 제3항에 있어서, 상기 제4절연막만 남도록 제3절연막을 완전 제거하는 공정은 건식식각 공정으로 이루어짐을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
6. 제1항에 있어서, 상기 제2 다결정 실리콘 측벽과 제4절연막 측벽의 형성은 각각을 전면에 증착하고 반응성 이온에칭 공정으로 형성함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
7. 제1항 또는 제6항에 있어서, 상기 제4절연막 측벽의 두께는 스토리지 전극의 더블 실린더 형태인 측벽 두께와 같음을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
8. 제1항에 있어서, 상기 제2다결정 실리콘 측벽과 제1다결정 실리콘막은 건식식각으로 제거함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.