KR0136529B1 - The fabrication method for semiconductor memory device - Google Patents

The fabrication method for semiconductor memory device

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KR0136529B1
KR0136529B1 KR1019940008637A KR19940008637A KR0136529B1 KR 0136529 B1 KR0136529 B1 KR 0136529B1 KR 1019940008637 A KR1019940008637 A KR 1019940008637A KR 19940008637 A KR19940008637 A KR 19940008637A KR 0136529 B1 KR0136529 B1 KR 0136529B1
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양원석
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문정환
엘지반도체주식회사
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    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
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Abstract

본 발명은 주어진 영역에서 다결정 실리콘 측벽과 산화막의 변화로써 스토리지 전극의 영역을 증가시킬수 있는 반도체 메모리 소자의 커패시터 제조방법에 관한 것으로, 필드영역과 액티브영역이 정의된 반도체기판상에 워드라인과 소오스 및 드레인영역이 형성되고, 전면에 절연막이 증착되고 드레인영역에 콘택홀이 형성되어 상기 드레인영역과 연결되도록 워드라인에 수직한 방향으로 비트라인이 형성된 반도체 메모리 소자에 있어서, 전면에 평탄화용 제1절연막 제2절연막을 형성하고 상기 소오스영역이 노출되도록 콘택홀을 형성하는 공정과, 전면에 제1다결정 실리콘막과 제3절연막을 형성하는 공정과, 스토리지 전극 영역을 정의하여 스토리지 전극콘택 상측에만 남도록 제3절연막을 패터닝하고 제3절연막 측면에 제2다결정 실리콘 측벽을 형성하는 공정과, 상기 제3절연막을 소정 깊이로 식각하고 제2다결정 실리콘 측벽의 양측면에 제4절연막 측벽을 형성하는 공정과, 상기 제3, 제4절연막을 마스크로 하여 제2다결정 실리콘 측벽이 완전히 제거되도록 제1, 제2다결정 실리콘을 식각하는 공정과, 상기 제4절연막만 남도록 제3절연막을 제거하는 공정과, 상기 제4절연막을 마스크로 하여 상기 제1다결정 실리콘막을 소정 깊이로 제거하여 스토리지 전극을 형성하는 공정으로 이루어지는 반도체 메모리 소자의 커패시터 제조방법이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device capable of increasing a region of a storage electrode by changing polycrystalline silicon sidewalls and an oxide film in a given region. A semiconductor memory device in which a drain region is formed, an insulating film is deposited on the front surface, and a contact hole is formed in the drain region, and a bit line is formed in a direction perpendicular to the word line so as to be connected to the drain region. Forming a second insulating film and forming a contact hole so that the source region is exposed; forming a first polycrystalline silicon film and a third insulating film on the front surface; and defining a storage electrode region so as to remain only on the upper side of the storage electrode contact. Patterning the insulating film and forming a sidewall of the second polycrystalline silicon on the side of the third insulating film; Etching the third insulating film to a predetermined depth and forming fourth insulating film sidewalls on both sides of the second polycrystalline silicon sidewall; and using the third and fourth insulating films as masks, the second polycrystalline silicon sidewall is completely Etching the first and second polycrystalline silicon to be removed; removing the third insulating film so that only the fourth insulating film remains; and removing the first polycrystalline silicon film to a predetermined depth by using the fourth insulating film as a mask. It is a capacitor manufacturing method of the semiconductor memory element which consists of a process of forming an electrode.

Description

반도체 메모리 소자의 커패시터 제조방법Capacitor Manufacturing Method of Semiconductor Memory Device

제1도는 종래 기술에 의한 반도체 메모리 소자의 커패시터 레이아웃도1 is a capacitor layout diagram of a semiconductor memory device according to the prior art

제2도는 종래 기술에 의한 반도체 메모리 소자의 커패시터 공정단면도2 is a cross-sectional view of a capacitor process of a semiconductor memory device according to the prior art.

제3도는 본 발명에 의한 반도체 메모리 소자의 커패시터 레이아웃도3 is a capacitor layout diagram of a semiconductor memory device according to the present invention.

제4도는 본 발명에 의한 반도체 메모리 소자의 커패시터 공정단면도4 is a cross-sectional view of a capacitor process of a semiconductor memory device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

25:액티브영역 26:워드라인25: active area 26: word line

27:비트라인 28:비트라인 곤댁27: Beatline 28: Beatline

29:스토리지 전극 콘택 30:스토리지 전극29: storage electrode contact 30: storage electrode

31:플레이트 전극 32:P형 실리콘기판31: plate electrode 32: P-type silicon substrate

33:필드산화막 34:불순물 확산영역33: field oxide film 34: impurity diffusion region

35:절연막 36:제1다결정 실리콘막35: insulating film 36: first polycrystalline silicon film

37:텅스텐 실리사이드 38:평탄전용 절연막37: tungsten silicide 38: insulating film for flatness

39:질화막 40:제2다결정 실리콘막39: nitride film 40: second polycrystalline silicon film

41:산화막 41a:산화막41: oxide film 41a: oxide film

42:다결정 실리콘 측벽 43:산화막 측벽42: polycrystalline silicon sidewall 43: oxide film sidewall

44:유전체막 45:플레이트 전극44 dielectric layer 45 plate electrode

본 발명은 DRAM(Dynamic Random Access Memory) 셀(Cell)의 커패시터(capacitor)에 관한 것으로, 특히 기존의 노광공정에 대한 미니멈 디자인 룰(Minimum Design Rule)의 제약을 받지 않고 더블 실린더(Double Cylinder) 구조의 스토리지 전극(Storage Electrode)을 갖는 스택 커패시터(Stacked Capacitor)의 제조방법에 적당하도록 한 반도체 메모리 소자의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a DRAM (Dynamic Random Access Memory) cell, and in particular, a double cylinder structure without being constrained by the minimum design rule of the conventional exposure process. The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device suitable for a method of manufacturing a stacked capacitor having a storage electrode.

반도체 메모리 소자는 매3년에 걸쳐 대략 4배에 달하는 집적도의 증가 추세를 보이고 있으며 따라서 축소된 면적의 메모리 소자에 대하여서도 기존의 전하저장 용량과 동일한 양의 전하저장 용량을 유지하거나, 혹은 그 이상의 용량을 갖도록 하는 것이 바람직하다.Semiconductor memory devices have been increasing in density almost four times over three years, so that the memory devices with the reduced area maintain the same amount of charge storage capacity or more than the existing charge storage capacity. It is desirable to have a capacity.

이중 종래 사용하던 한가지 방법을 제1도를 참조하여 설명하면 다음과 같다.One method used in the related art will be described with reference to FIG. 1 as follows.

먼저 제1도는 종래 기술에 의한 반도체 메모리 소자의 커패시터 레이아웃도로써 반도체기판에 형상으로 액티브영역(1)이 형성되고 이와 같이 액티브영역(1)이 형성된 반도체기판상에 일정 간격을 갖고 일방향으로 워드라인(2)이 형성되고 워드라인(2)과 수직한 방향으로 일정 간격을 갖고 비트라인(3)이 형성된다.First, FIG. 1 is a capacitor layout diagram of a semiconductor memory device according to the prior art, in which an active region 1 is formed in a shape on a semiconductor substrate, and the word line is oriented in one direction at a predetermined interval on the semiconductor substrate on which the active region 1 is formed. (2) is formed, and bit lines 3 are formed at regular intervals in the direction perpendicular to the word lines 2.

단, 각 액티브영역(1)에는 2개의 워드라인(2)과 1개의 비트라인(3)이 통과되도록 형성된다.However, two word lines 2 and one bit line 3 pass through each active region 1.

그리고, 각 액티브영역(1)에는 워드라인(2)을 마스크로 하여 불순물이온 주입층이 형성되어 각 액티브영역(1)에 형성되는 2개의 워드라인 사이의 불순물이온 주입층에는 비트라인 콘택(4)이 형성되고 2개의 워드라인(2) 양측에는 커패시터의 스토리지 전극 콘택(5)이 형성된다.An impurity ion implantation layer is formed in each active region 1 using a word line 2 as a mask, and a bit line contact 4 is formed in the impurity ion implantation layer between two word lines formed in each active region 1. ) And storage electrode contacts 5 of the capacitor are formed on both word lines 2.

그리고 스토리지 전극 콘택(5)상에 스토리지 전극과 유전체막이 형성된 후 플레이트 전극(6)이 형성된 것이다.The plate electrode 6 is formed after the storage electrode and the dielectric film are formed on the storage electrode contact 5.

그리고 도면상의 A-A'는 커패시터의 단면구조를 나타내기 위한 것으로 커패시터의 제조공정은 제2도를 참조하여 설명하면 다음과 같다.A-A 'in the drawing is for showing the cross-sectional structure of the capacitor. The manufacturing process of the capacitor will be described with reference to FIG.

우선 제2도(a)와 같이 P형 실리콘기판(7)상에 필드, 액티브영역을 구분하고 필드영역에 필드산화막(8)을 형성한다.First, as shown in FIG. 2A, the field and active regions are divided on the P-type silicon substrate 7, and the field oxide film 8 is formed in the field region.

그리고 액티브영역에 열처리공정으로 게이트 산화막(9)을 형성하고 전면에 화학기상 증착법(CVD:Chemical Vapour Deposition) 방법에 의한 제1다결정 실리콘막(10)을 증착하고 저온산화(Low Temperature Oxide)에 의한 제1산화막(11)을 차례로 증착한다.The gate oxide film 9 is formed in the active region by heat treatment, and the first polycrystalline silicon film 10 is deposited on the entire surface by chemical vapor deposition (CVD). The first oxide film 11 is sequentially deposited.

이어서 워드라인(Word Line)용 마스크(도시하지 않음)를 이용한 식각공정을 통해 상기 제1산화막(11), 다결정 실리콘막(10), 게이트 산화막(9)을 선택적으로 제거하여 워드라인을 형성한 후, 전면에 산화막을 증착하고 식각공정을 통해 워드라인 측면에 제1산화막 측벽(12)을 형성한다.Subsequently, the first oxide layer 11, the polycrystalline silicon layer 10, and the gate oxide layer 9 are selectively removed through an etching process using a mask for a word line (not shown) to form a word line. After that, an oxide film is deposited on the entire surface, and the first oxide film sidewall 12 is formed on the side of the word line through an etching process.

이어서 제2도 (b)와 같이 상기 P형 실리콘기판(7)상의 노출된 액티브영역에 소오스와 드레인을 포함하는 트랜지스터를 형성하기 위해 n+ 불순물을 도핑하여 불순물 확산영역(13)을 형성한다.Subsequently, as shown in FIG. 2 (b), the impurity diffusion region 13 is formed by doping n + impurities to form a transistor including a source and a drain in the exposed active region on the P-type silicon substrate 7.

그리고 전면에 다결정 실리사이드(14)와 제2 산화막(15)을 차례로 증착하고 비트라인용 마스크(도시하지 않음)을 이용한 식각공정을 통해 상기 제2 산화막(15)과 다결정 실리사이드(14)를 선택적으로 제거하여 비트라인을 형성한다.The second oxide film 15 and the polycrystalline silicide 14 may be selectively deposited on the entire surface by sequentially depositing the polycrystalline silicide 14 and the second oxide layer 15 and using an etching process using a bit line mask (not shown). To form a bit line.

그리고, 전면에 산화막을 증착한 후 비트라인 측면에 스토리지 전극과 비트라인의 분리 역할용인 제2 산화막 측벽(16)을 형성한다.After the oxide film is deposited on the entire surface, a second oxide film sidewall 16 is formed on the bit line side to separate the storage electrode and the bit line.

이어서 전면에 질화막을 증착하고 식각공정을 통해 선택적으로 제거하여 에치스톱(Etch Stop)용 질화막(17)을 형성한다.Subsequently, a nitride film is deposited on the entire surface and selectively removed through an etching process to form an etch stop nitride film 17.

다음에 화학기상 증착법으로 산화막을 증착하고 노광공정시 요구되는 미니멈 디자인 룰에 의한 그릿(grit) 형태가 될 때까지 식각하여 제3 산화막(18)을 형성한다.Next, an oxide film is deposited by chemical vapor deposition, and the third oxide film 18 is formed by etching until it is in the form of a grit according to the minimum design rule required for the exposure process.

이어서 제2도 (c)와 같이 전면에 스토리지 전극용의 제2 다결정 실리콘막(19)을 증착하고 화학기상 증착법으로 산화막을 차례로 증착한 후 반응성 이온에칭(Reac- tive Ion Etching)을 통해 제1 다결정 실리콘 측면에 제3 산화막 측벽(20)을 형성한다.Subsequently, the second polycrystalline silicon film 19 for the storage electrode is deposited on the entire surface as shown in FIG. 2 (c), and the oxide film is sequentially deposited by chemical vapor deposition, followed by reactive ion etching. A third oxide film sidewall 20 is formed on the side of the polycrystalline silicon.

그리고 전면에 스토리지 전극용의 제3 다결정 실리콘막(21)을 증착한다.Then, a third polycrystalline silicon film 21 for storage electrodes is deposited on the entire surface.

이어서 제2도(d)와 같이 상기 제3 다결정 실리콘막에 이웃한 셀(Cell)과의 분리를 위한 감광액(Photo Resist)(22)을 증착하고 상기 감광액(22)을 마스크로 이용한 식각공정으로 상기 제2다결정 실리콘막(19)과 제3 다결정 실리콘막(21)을 선택적으로 제거한다.Subsequently, as illustrated in FIG. 2D, a photoresist 22 is deposited for separation from a cell adjacent to the third polycrystalline silicon layer, and an etching process using the photoresist 22 as a mask is performed. The second polycrystalline silicon film 19 and the third polycrystalline silicon film 21 are selectively removed.

이어서 제2도 (e)와 같이 상기 감광액(22)을 제거한 후 제2 다결정 실리콘막(19)과 제3다결정 실리콘막(21)을 마스크로 이용한 식각공정으로 상기 제3산화막(18)과 제3 산화막 측벽(20)을 제거한다.Subsequently, as shown in FIG. 2E, the photoresist 22 is removed and the third oxide film 18 and the third oxide film 18 are removed by an etching process using the second polycrystalline silicon film 19 and the third polycrystalline silicon film 21 as masks. 3 The oxide film sidewall 20 is removed.

그리고 통상적으로 전면에 유전체막(23)을 증착하고 플레이트 전극(24)을 증착하여 커패시터를 완성한다.In general, the dielectric film 23 is deposited on the entire surface, and the plate electrode 24 is deposited to complete the capacitor.

그러나, 이와 같은 종래의 커패시터 제조방법에 있어서 제3 산화막의 형성시, 노광공정에서 요구되는 미니멈 디자인 룰의 제약을 받게되며, 따라서 주어진 소자면적에서 스토리지 전극의 영역을 증가시키는데 한계가 있었다.However, in the conventional capacitor manufacturing method, the formation of the third oxide film is limited by the minimum design rule required in the exposure process, and thus there is a limit in increasing the area of the storage electrode in a given device area.

예를들어, 1.5㎛2의면적을 가진 소자가 50%에 해당하는 0.7∼0.8㎛2만을 스토리지 전극으로 사용되는 비효율성의 문제점이 도출되었다.For example, a problem of inefficiency a device having an area of 2 1.5㎛ used only storage electrode 0.7~0.8㎛ 2 equal to 50% was obtained.

그래서, 이러한 문제점을 해결하기 위하여 안출한 것으로 본 발명의 반도체 메모리 소자의 커패시터 제조방법에 있어서는 미니멈 디자인 룰의 제약을 받지 않고 주어진 영역에서 스토리지 전극의 영역을 증가시키는데 그 목적이 있다.Therefore, the object of the present invention is to increase the area of the storage electrode in a given area without being constrained by the minimum design rule in the capacitor manufacturing method of the semiconductor memory device of the present invention.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 커패시터 제조방법은 필드영역과 액티브영역이 정의된 반도체기판상에 워드라인과 소오스 및 드레인영역이 형성되고, 전면에 절연막이 증착되고 드레인영역에 콘택홀이 형성되어 상기 드레인영역과 워드라인에 수직한 방향으로 비트라인이 형성된 반도체 메모리 소자에 있어서, 전면에 평탄화용 제1절연막 제2절연막을 형성하고 상기 소오스영역이 노출되도록 콘택홀을 형성하는 공정과, 전면에 제1다결정 실리콘막과 제3절연막을 형성하는 공정과, 1차적으로 스토리지 전극 영역을 정의하여 스토리지 전극콘택 상측에만 남도록 제3절연막을 패터닝하고 제3절연막 측면에 제2다결정 실리콘 측벽을 형성하는 공정과, 상기 제3절연막을 소정 깊이로 식각하고 제2다결정 실리콘 측벽의 양측면에 제4절연막 측벽을 형성하는 공정과, 상기 제3, 제4 절연막을 마스크로 하여 제2 다결정 실리콘 측벽이 완전히 제거되도록 제1, 제2다결정 실리콘을 식각하는 공정과, 상기 제4절연막만 남도록 제3절연막을 제거하는 공정과, 상기 제4절연막을 마스크로 하여 상기 제1다결정 실리콘막을 소정 깊이로 제거하여 스토리지 전극을 형성하는 공정으로 이루어짐을 특징으로 한다.In the method of manufacturing a capacitor of a semiconductor memory device of the present invention for achieving the above object, a word line, a source and a drain region are formed on a semiconductor substrate on which a field region and an active region are defined, an insulating film is deposited on the entire surface, and a contact is made to the drain region. A semiconductor memory device in which a hole is formed and a bit line is formed in a direction perpendicular to the drain region and a word line, the method comprising: forming a planarization first insulating layer and a second insulating layer on a front surface thereof and forming a contact hole so that the source region is exposed And forming a first polycrystalline silicon film and a third insulating film on the entire surface, first defining a storage electrode region, patterning the third insulating film to remain only on the upper side of the storage electrode contact, and forming a second polycrystalline silicon sidewall on the side of the third insulating film. And etching the third insulating layer to a predetermined depth to form both side surfaces of the second polycrystalline silicon sidewall. Forming a fourth insulating film sidewall; etching the first and second polycrystalline silicon to completely remove the second polycrystalline silicon sidewall by using the third and fourth insulating films as a mask; and leaving only the fourth insulating film. And removing the first polycrystalline silicon film to a predetermined depth using the fourth insulating film as a mask to form a storage electrode.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 의한 반도체 메모리 소자의 커패시터 레이아웃도로써 반도체기판상에 형상으로 액티브영역(25)이 형성되고 이와 같이 액티브영역(25)이 형성된 반도체기판상에 일정한 간격을 갖고 일방향으로 워드라인(26)이 형성되고 워드라인(26)과 수직한 방향으로 일정 간격을 갖고 비트라인(27)이 형성된다.3 is a capacitor layout diagram of a semiconductor memory device according to the present invention. The active region 25 is formed on the semiconductor substrate in a shape, and the word lines are oriented in one direction at regular intervals on the semiconductor substrate on which the active region 25 is formed. (26) are formed and bit lines (27) are formed at regular intervals in a direction perpendicular to the word lines (26).

단, 각 액티브영역(25)에는 2개의 워드라인(26)과 1개의 비트라인(27)이 통과되도록 형성된다.However, two word lines 26 and one bit line 27 pass through each active region 25.

그리고 각 액티브영역(25)에는 워드라인(26)을 마스크로 하여 불순물이온 주입층이 형성되어 각 액티브영역(25)에 형성되는 2개의 워드라인(26) 사이의 불순물이온 주입층에는 비트라인 콘택(28)이 형성되고 2개의 워드라인(26) 양측에는 커패시터의 스토리지 전극 콘택(29)이 형성된다.In addition, an impurity ion implantation layer is formed in each active region 25 using a word line 26 as a mask, and a bit line contact is formed in the impurity ion implantation layer between two word lines 26 formed in each active region 25. 28 is formed, and the storage electrode contacts 29 of the capacitors are formed on both word lines 26.

그리고, 스토리지 전극 콘택상에 스토리지 전극(30)이 형성되고 유전체막이 얇게 증착된 후 플레이트 전극(31)이 형성된 것이다.In addition, the storage electrode 30 is formed on the storage electrode contact and the dielectric layer is thinly deposited, and then the plate electrode 31 is formed.

그리고 도면상의 B-B'는 커패시터의 단면구조를 나타내기 위한 것으로 커패시터의 제조공정은 제4도를 참조하여 설명하면 다음과 같다.In addition, B-B 'on the drawing is for showing the cross-sectional structure of the capacitor. The manufacturing process of the capacitor will be described with reference to FIG.

우선 제4도 (a)와 같이 P형 실리콘기판(32)상에 셀(Cell)과 셀의 전기적 구분을 위해 500nm 정도 두께의 필드산화막(33)을 형성하여 필드, 액티브 영역을 구분한다.First, as shown in FIG. 4A, a field oxide film 33 having a thickness of about 500 nm is formed on the P-type silicon substrate 32 to distinguish between the cell and the cell, thereby distinguishing the field and the active region.

그리고 상기 P형 실리콘기판(32)상에 노출된 액티브영역에 트랜스퍼 트랜지스터(Transfer Transister:도시하지 않음)의 게이트를 형성하고 소오스 및 드레인을 포함하는 트랜지스터의 역할을 위해 n+ 불순물을 도핑하여 스토리지 전극 콘택용의 불순물 확산영역(34)을 형성한다.A storage electrode contact is formed by forming a gate of a transfer transistor (not shown) in an active region exposed on the P-type silicon substrate 32 and doping n + impurities to serve as a transistor including a source and a drain. The impurity diffusion region 34 of the dragon is formed.

그리고 상기와 같이 형성된 트랜지스터를 격리하기 위해 전면에 절연막(35)을 증착하고, 비트라인용의 제1다결정 실리콘막(36)과 텅스텐 실리사이드(37)를 차례로 증착한다.In order to isolate the transistor formed as described above, an insulating film 35 is deposited on the entire surface, and the first polycrystalline silicon film 36 and the tungsten silicide 37 for the bit line are sequentially deposited.

이어서 제4도(b)와 같이 이후의 노광공정에서 초점심도의 여유도를 향상시키기 위하여 이제까지의 공정을 통해서 야기된 표면의 굴곡을 800nm 정도 두께의 평탄전용 절연막(38)의 증착 및 식각을 통해 평탄화 한다.Subsequently, in order to improve the margin of focus depth in a subsequent exposure process as shown in FIG. 4 (b), the surface curvature caused by the process up to now is deposited and etched by the 800 nm thick flat insulating film 38. Flatten.

여기서, 상기 평탄전용 절연막(38) USG(Undoped Silicate Glass)로 형성한다.The planar insulating film 38 is formed of USG (Undoped Silicate Glass).

그리고 산화막의 습식각에 대한 상기 평탄전용 절연막(38)이 손상되는 것을 방지하기 위하여 100nm 두께의 질화막(39)을 증착 및 식각을 통해 형성한다.In order to prevent the planar insulating film 38 from being damaged by the wet etching of the oxide film, a nitride film 39 having a thickness of 100 nm is formed through deposition and etching.

이러한 일련의 제조공정을 거치게 되면서 상기 불순물 확산영역(34)의 표면에서부터 상기 질화막(39)의 표면까지의 높이는 대략 1000nm가 된다.Through this series of manufacturing processes, the height from the surface of the impurity diffusion region 34 to the surface of the nitride film 39 becomes approximately 1000 nm.

이어서 스토리지 전극 콘택용 마스크(도시하지 않음)를 이용한 사진식각 공정을 통하여 스토리지 전극과 불순물 확산영역(34)을 연결할 콘택홀을 형성한 후, 전면에 400∼500nm 두께의 제2다결정 실리콘막(40)과 200∼300nm 두께의 산화막을 차례로 적층하고 사진식각 공정을 통해 상기 산화막을 선택적으로 제거하여 산화막(41)을 형성한다.Subsequently, a contact hole for connecting the storage electrode and the impurity diffusion region 34 is formed through a photolithography process using a storage electrode contact mask (not shown), and then a second polycrystalline silicon film 40 having a thickness of 400 to 500 nm is formed on the entire surface. ) And an oxide film having a thickness of 200 to 300 nm are sequentially stacked and the oxide film is selectively removed through a photolithography process to form an oxide film 41.

이때 제2다결정 실리콘막(40) 두께는 최종적으로 형성되는 스토리지 전극의 높이와 동일하며 증착된 산화막(41)은 이후 형성되는 다결정 실리콘 측벽(42) 및 산화막 측벽(43)으로 이루어진 각각의 더블 측벽(Double Sidewall) 사이에 형성한다.At this time, the thickness of the second polycrystalline silicon film 40 is the same as the height of the finally formed storage electrode, and the deposited oxide film 41 is each double sidewall formed of the polycrystalline silicon sidewall 42 and the oxide sidewall 43 formed thereafter. Form between (Double Sidewall).

한편, 식각 후 형성된 산화막(41)은 최종적으로 형성될 더블 실린더(Double Cylin- der) 구조의 내부 실린더의 크기를 결정하므로 이후 형성되는 두 종류의 다결정 실리콘 측벽(42) 및 산화막 측벽(43)으로 이루어진 더블 측벽의 두께와 최종적으로 형성될 더블 실린더 구조와 이웃하는 더블 실린더 구조와의 충분한 간격을 고려하여 결정한다.On the other hand, since the oxide film 41 formed after etching determines the size of the inner cylinder of the double-cylinder structure to be finally formed, two types of polycrystalline silicon sidewalls 42 and oxide film sidewalls 43 are formed. The thickness is determined in consideration of the thickness of the formed double sidewall and the sufficient distance between the double cylinder structure to be finally formed and the neighboring double cylinder structure.

이어서 제4도 (c)와 같이 전면에 다결정 실리콘막을 형성하고 반응성 이온에칭으로 다결정 실리콘 측벽(42)을 형성한 후, 상기 다결정 실리콘 측벽(42)과 제2다결정 실리콘막(40)을 마스크로 이용한 건식식각으로 산화막(41)을 선택적으로 제거한다.Subsequently, as shown in FIG. 4 (c), a polycrystalline silicon film is formed on the entire surface, and polycrystalline silicon sidewalls 42 are formed by reactive ion etching. Then, the polycrystalline silicon sidewalls 42 and the second polycrystalline silicon film 40 are masked. The oxide film 41 is selectively removed by the used dry etching.

이어서 제4도 (d)와 같이 전면에 산화막을 증착한 후 반응성 이온에칭으로 다결정 실리콘 측벽(42)에 산화막 측벽(43)을 형성한다.Subsequently, an oxide film is deposited on the entire surface as shown in FIG.

이때 산화막 측벽(43)의 두께는 최종적으로 형성되는 더블 실린더 구조의 내부 실린더와 외부 실린더 측벽의 두께를 결정한다.At this time, the thickness of the oxide film side wall 43 determines the thickness of the inner cylinder and the outer cylinder side wall of the double-cylinder structure finally formed.

이어서 제4도 (e)와 같이 선택적으로 제거된 상기 산화막(41a)과 산화막 측벽(43)을 마스크로 이용하여 상기 다결정 실리콘 측벽(42)과 제2다결정 실리콘막(40)을 건식식각을 통해 선택적으로 제거한다.Subsequently, the polycrystalline silicon sidewall 42 and the second polycrystalline silicon film 40 are dry-etched using the oxide film 41a and the oxide film sidewall 43 selectively removed as shown in FIG. Optionally remove

그리고 상기 산화막(41a)의 완전제거를 위해 상기 제2다결정 실리콘막(40)을 마스크로 이용하여 상기 산화막(41a)과 산화막 측벽을 건식식각 한다.In order to completely remove the oxide layer 41a, the oxide layer 41a and the sidewalls of the oxide layer are dry-etched using the second polycrystalline silicon layer 40 as a mask.

이때, 습식식각을 통한 산화막(41a)의 제거는 더블링(Ring) 구조의 산화막이 보존되어야 하므로 적합하지 않다.At this time, the removal of the oxide film 41a through wet etching is not suitable because the oxide film having a ring structure must be preserved.

그리고 제4도 (b)의 산화막(41) 두께도 적당히 조절해야 하는데 만일 두께가 두꺼우면 건식식각시 측벽 형태의 더블링구조의 산화막(41a)에 영향을 미쳐 최종적인 스토리지 전극 형성에 악 영향을 미치게 된다.In addition, the thickness of the oxide film 41 of FIG. 4 (b) should also be appropriately adjusted. If the thickness is thick, the thickness of the oxide film 41 may be affected by the oxidized film 41a having a sidewall-type doubling structure, which adversely affects the final storage electrode formation. do.

이어서 제4도(f)와 같이 상기 산화막 측벽(43)을 마스크로 이용한 건식 식각으로 제2다결정 실리콘막(40)을 스토리지 전극 형태로 형성하고, 상기 제2다결정 실리콘막(40)을 마스크로 이용하여 상기 산화막 측벽(43)을 제거하여 스토리지 전극을 형성한다.Subsequently, as shown in FIG. 4 (f), the second polycrystalline silicon film 40 is formed as a storage electrode by dry etching using the oxide sidewall 43 as a mask, and the second polycrystalline silicon film 40 is used as a mask. The oxide sidewall 43 is removed to form a storage electrode.

그리고 전면에 유전체막(44)을 증착하고 플레이트 전극(45)을 형성하여 커패시터를 완성한다.The dielectric film 44 is deposited on the entire surface, and the plate electrode 45 is formed to complete the capacitor.

이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 커패시터 제조방법은 노광공정시 요구되는 미니멈 디자인 룰에 영향을 받지 않고 주어진 영역에서 측벽 형태인 다결정 실리콘 측벽과 산화막의 두께 변화로써 스토리지 전극의 영역을 증가시킬 수 있다.As described above, the capacitor manufacturing method of the semiconductor memory device of the present invention increases the area of the storage electrode by changing the thickness of the sidewall-shaped polycrystalline silicon sidewall and the oxide film without being affected by the minimum design rule required during the exposure process. You can.

예를들어, 1.5㎛2의 면적을 가진 소자가 85%에 해당하는 1.3㎛2의 면적을 스토리지 전극으로 사용할 수 있는 효과가 있다.For example, there is an effect that it is possible to use the area of the 1.3㎛ 2 to the storage electrode for the device having the area of 1.5㎛ 2 to 85%.

Claims (8)

필드영역과 액티브영역이 정의된 반도체기판상에 워드라인과 소오스 및 드레인영역이 형성되고, 전면에 절연막이 증착되고 드레인영역에 콘택홀이 형성되어 상기 드레인영역과 연결되도록 워드라인에 수직한 방향으로 비트라인이 형성된 반도체 메모리 소자에 있어서, 전면에 평탄화용 제1 절연막 제2 절연막을 형성하고 상기 소오스영역이 노출되도록 콘택홀을 형성하는 공정과, 전면에 제1다결정 실리콘막과 제3절연막을 형성하는 공정과, 스토리지 전극 영역을 정의하여 스토리지 전극 콘택 상측에만 남도록 제3절연막을 패터닝하고 제3절연막 측면에 제2다결정 실리콘 측벽을 형성하는 공정과, 상기 제3절연막을 소정 깊이로 식각하고 제2다결정 실리콘 측벽의 양측면에 제4절연막 측벽을 형성하는 공정과, 상기 제3, 제4 절연막을 마스크로 하여 제2다결정 실리콘 측벽이 완전히 제거되도록 제1, 제2다결정 실리콘을 식각하는 공정과, 상기 제4절연막만 남도록 제3절연막을 제거하는 공정과, 상기 제4절연막을 마스크로 하여 상기 제1다결정 실리콘막을 소정 깊이로 제거하여 스토리지 전극을 형성하는 공정으로 이루어짐을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.A word line, a source, and a drain region are formed on the semiconductor substrate on which the field region and the active region are defined, an insulating film is deposited on the front surface, and a contact hole is formed in the drain region so as to be connected to the drain region in a direction perpendicular to the word line. A semiconductor memory device having a bit line, comprising: forming a first insulating film for planarization and a second insulating film for forming a contact hole to expose the source region; and forming a first polycrystalline silicon film and a third insulating film on the entire surface. Defining a storage electrode region, patterning a third insulating film so as to remain only on the upper side of the storage electrode contact, and forming a second polycrystalline silicon sidewall on the side of the third insulating film; and etching the third insulating film to a predetermined depth Forming a fourth insulating film sidewall on both sides of the polycrystalline silicon sidewall, and using the third and fourth insulating films as masks Etching the first and second polycrystalline silicon to completely remove the sidewalls of the polycrystalline silicon, removing the third insulating film so that only the fourth insulating film remains, and setting the first polycrystalline silicon film using the fourth insulating film as a mask. A method of manufacturing a capacitor of a semiconductor memory device, characterized in that the step of removing to a depth to form a storage electrode. 제1항에 있어서, 상기 제1절연막은 USG로 형성함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.The method of claim 1, wherein the first insulating layer is formed of USG. 제1항에 있어서, 상기 제2절연막은 질화막으로, 제3, 제4절연막은 산화막으로 형성함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.The method of claim 1, wherein the second insulating layer is formed of a nitride film, and the third and fourth insulating layers are formed of an oxide film. 제1항에 있어서, 상기 제3절연막은 각각의 더블 측벽 사이의 간격과 각각의 더블 실리더 형태인 스토리지 전극 사이의 간격을 결정함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.The method of claim 1, wherein the third insulating layer determines a gap between each of the double sidewalls and a space between the storage electrodes in the form of each double cylinder. 제1항 또는 제3항에 있어서, 상기 제4절연막만 남도록 제3절연막을 완전 제거하는 공정은 건식식각 공정으로 이루어짐을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.The method of claim 1 or 3, wherein the removing of the third insulating layer to completely remove the fourth insulating layer is performed by a dry etching process. 제1항에 있어서, 상기 제2 다결정 실리콘 측벽과 제4절연막 측벽의 형성은 각각을 전면에 증착하고 반응성 이온에칭 공정으로 형성함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.The method of claim 1, wherein the second polycrystalline silicon sidewalls and the fourth insulating layer sidewalls are deposited on the entire surface and formed by a reactive ion etching process. 제1항 또는 제6항에 있어서, 상기 제4절연막 측벽의 두께는 스토리지 전극의 더블 실린더 형태인 측벽 두께와 같음을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.The method of claim 1, wherein the thickness of the sidewalls of the fourth insulating layer is the same as the thickness of the sidewalls in the form of a double cylinder of the storage electrode. 제1항에 있어서, 상기 제2다결정 실리콘 측벽과 제1다결정 실리콘막은 건식식각으로 제거함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.The method of claim 1, wherein the second polycrystalline silicon sidewall and the first polycrystalline silicon layer are removed by dry etching.
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