KR100248806B1 - Semiconductor memory device and the manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 캐패시터의높이를 낮추면서 캐패시터 유효면적은 증가시켜 대용량의 캐패시터 구현을 가능하게 하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and to reduce the height of a capacitor while increasing the effective area of the capacitor to enable a large capacity capacitor.
본 발명은 반도체기판 형성되며, 상기 반도체기판의 소정부분이 노출되는 1차 콘택홀을 구비한 층간절연막과, 상기 층간절연막에 형성된 1차콘택홀 내부에 형성되며 절연물질에 의해 형성되는 돌출부 및 함몰부, 상기 돌출부 및 함몰부의 중앙부분에 형성된 상기 반도체기판 소정부분을 노출시키는 2차콘택홀, 상기 돌출부 및 함몰부 전표면상에 돌출부 및 함몸부의 형상을 따라 형성되며 상기 2차콘택홀을 통해 기판가 접속되는 도전층과, 상기 도전층의 측면 부위에 형성된 도전층스페이서로 이루어진 캐패시터의 스토리지노드, 상기 스토리지노드 전표면상에 형성된 캐패시터의 유전체막, 및 상기 캐패시터의 유전체막 전면에 형성된 캐패시터의 플레이트전극을 포함하여 구성된다.The present invention provides an interlayer insulating film formed with a semiconductor substrate and having a primary contact hole through which a predetermined portion of the semiconductor substrate is exposed, and protrusions and depressions formed in the primary contact hole formed in the interlayer insulating film and formed by an insulating material. A secondary contact hole exposing a predetermined portion of the semiconductor substrate formed at a central portion of the protrusion and the depression, and is formed along the shape of the protrusion and the depression on the entire surface of the protrusion and the depression, and the substrate is connected through the secondary contact hole. And a storage node of a capacitor comprising a conductive layer spacer formed on a side surface of the conductive layer, a dielectric film of a capacitor formed on the entire surface of the storage node, and a plate electrode of a capacitor formed on the entire surface of the dielectric film of the capacitor. It is configured by.
Description
제1도는 종래의 실린더형 캐패시터의 단면 구조도.1 is a cross-sectional structural view of a conventional cylindrical capacitor.
제2도는 본 발명의 일실시예에 의한 캐패시터 단면 구조도.2 is a cross-sectional view of a capacitor according to an embodiment of the present invention.
제3a도 내지 제3g도는 본 발명의 일실시예에 의한 반도체 메모리 장치의 제조 공정 순서도.3A through 3G are flowcharts of a process of manufacturing a semiconductor memory device according to an embodiment of the present invention.
제4a도 내지 제4c도는 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 제조 공정 순서도.4A through 4C are flowcharts of a process of manufacturing a semiconductor memory device according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 필드산화막 2 : 불순물 확산영역1 Field oxide film 2 Impurity diffusion region
3 : 게이트전극 5 : 제1층간절연막3: gate electrode 5: first interlayer insulating film
6a, 6b, 6c : 감광막패턴 7 : 제1식각배리어층6a, 6b, 6c: Photoresist pattern 7: First etching barrier layer
8 : 제2식각배리어층 9 : 제3식각배리어층8: second etching barrier layer 9: third etching barrier layer
10 : 제2층간절연막 11 : 마스크산화막10 second interlayer insulating film 11 mask oxide film
13 : 도전층 15 : 희생산화막13 conductive layer 15 sacrificial oxide film
16 : 도전층스페이서 21 : 캐패시터의 스토리지노드16: conductive layer spacer 21: capacitor storage node
22 : 캐패시터의 유전체막 23 : 캐패시터의 플레이트전극22: dielectric film of capacitor 23: plate electrode of capacitor
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 대용량을 갖는 스택형 실린더 구조의 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a capacitor having a stacked cylinder structure having a large capacity and a method of manufacturing the same.
종래의 고집적 반도체 메모리 장치에 이용되고 있는 스택형 캐패시터 구조는 집적도가 증가하고 축소비(shrink rate)가 커짐에 따라 제한된 면적에서 캐패시터를 형성하게 되어 충분한 캐패시터 용량을 확보할 수 없게 되었다. 따라서, 캐패시터의 하부 전극인 스토리지노드의 표면적을 증대시키기 위하여 3차원 구조의 다양한 캐패시터가 제시되고 있다.The stack type capacitor structure used in the conventional high density semiconductor memory device has been formed to form a capacitor in a limited area as the degree of integration increases and the shrink rate increases, and thus sufficient capacitor capacity cannot be secured. Therefore, in order to increase the surface area of the storage node, which is a lower electrode of the capacitor, various capacitors having a three-dimensional structure have been proposed.
제1도는 종래의 실린더형 캐패시터 구조를 도시한 것이다. 이의 제조 방법을 간략하게 설명하면 다음과 같다.1 shows a conventional cylindrical capacitor structure. Briefly, the manufacturing method thereof is as follows.
먼저, 필드산화막(1)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(100)상에 게이트전극(3), 게이트전극 측벽의 스페이서절연막(4) 및 불순물확산영역(2)을 형성하여 트랜지스터를 구성한 후, 전면에 제1층간절연막(5)을 형성하고, 그 위에 제2층간절연막(10)을 형성하여 표면을 평탄화시킨 다음, 그 위에 마스크산화막(11)을 형성한다.First, a gate electrode 3, a spacer insulating film 4 on the sidewalls of the gate electrode, and an impurity diffusion region 2 are formed on the semiconductor substrate 100 divided into the active region and the device isolation region by the field oxide film 1. After the transistor is formed, a first interlayer insulating film 5 is formed on the entire surface, a second interlayer insulating film 10 is formed thereon to planarize the surface, and then a mask oxide film 11 is formed thereon.
이어서 상기 마스크산화막(11)과 제2층간절연막(10) 및 제1층간절연막(5)을 사진식각공정을 통해 선택적으로 식각하여 상기 트랜지스터의 불순물확산영역(2)을 노출시키는 콘택홀을 형성한 후, 기판 전면에 스토리지노드 형성을 위한 도전층으로서, 예컨대 제1폴리실리콘을 증착하고 이위에 상기 폴리실리콘과의 식각선택비가 큰 절연물질로서, 예컨대 산화막을 형성한다.Subsequently, the mask oxide film 11, the second interlayer insulating film 10, and the first interlayer insulating film 5 are selectively etched through a photolithography process to form a contact hole exposing the impurity diffusion region 2 of the transistor. After that, a first polysilicon is deposited as a conductive layer for forming a storage node on the entire surface of the substrate, and an oxide film is formed as an insulating material having a high etching selectivity with the polysilicon.
이어서 상기 산화막과 제1폴리실리콘층을 소정의 스토리지노드 패턴으로 패터닝한 후, 그 전면에 다시 스토리지노드 형성을 위한 도전층으로서, 예컨대 제2폴리실리콘을 증착한 후, 이를 에치백하여 상기 패터닝된 제1폴리시릴콘층 및 산화막의 측면에 제2폴리실리콘 측벽을 형성한다.Subsequently, the oxide layer and the first polysilicon layer are patterned in a predetermined storage node pattern, and then a second polysilicon is deposited on the front surface as a conductive layer for forming a storage node, and then etched back to form the conductive layer. A second polysilicon sidewall is formed on side surfaces of the first polysilicon layer and the oxide film.
다음에 상기 산화막을 제거하여 상기 제1폴리실리콘층과 그 측면에 형성된 제2폴리실리콘 측벽으로 이루어진 스토리지노드(21)를 형성하고, 이 전면에 캐패시터 유전체막(22)을 형성한 후, 전면에 도전층을 증착하고 이를 소정 패턴으로 패터닝하여 캐패시터 플레이트 전극(22)을 형성함으로써 제1도에 도시된 바와 같이 실린더 구조의 캐패시터를 완성한다.Next, the oxide film is removed to form a storage node 21 formed of the first polysilicon layer and the second polysilicon sidewall formed on the side thereof, and then the capacitor dielectric layer 22 is formed on the front surface. The capacitor layer electrode is completed by depositing a conductive layer and patterning it in a predetermined pattern to form the capacitor plate electrode 22, as shown in FIG.
그러나 상기한 실린터 구조의 캐패시터는 셀 영역과 주변회로 영역의 단차를 증가시켜 후속 공정, 특히 금속 콘택 마스크나 금속 배선 마스크 공정시의 공정 마진 부족을 초래하는 문제점이 있으며, 반도체 메모리 장치가 64 메가급 이상으로 고집적화됨에 따라 충분한 유효면적을 갖지 못하여 고집적 소자의 캐패시터 용량을 확보하는데는 부족한 점이 있다.However, the above-described capacitor of the cylinder structure has a problem of increasing the step difference between the cell region and the peripheral circuit region, resulting in a lack of process margin in the subsequent processes, in particular, the metal contact mask or the metal wiring mask process. As it is highly integrated beyond the grade, it does not have sufficient effective area and thus there is a lack in securing the capacitor capacity of the highly integrated device.
또한, 고집적화로 인해 제한된 면적에서 스토리지노드의 콘택홀 이루어야 하기 때문에 층간절연막 하부에 존재하는 트랜지스터의 게이트전극과의 단락을 유발할 수 있다.In addition, due to the high integration, the contact hole of the storage node should be made in a limited area, which may cause a short circuit with the gate electrode of the transistor under the interlayer insulating layer.
본 발명은 상술한 문제를 해결하기 위한 것으로, 캐패시터의 높이를 낮추면서 캐패시터 유효면적은 증가시켜 대용량의 캐패시터를 구현하며, 미세한 스토리지노드 콘택홀 이루는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problem, and an object of the present invention is to provide a semiconductor memory device which realizes a large capacity capacitor by increasing the effective area of a capacitor while lowering the height of the capacitor, and forms a fine storage node contact hole and a manufacturing method thereof. .
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 반도체기판 상에 형성되며, 소정부분에 1차 콘택홀을 구비한 층간절연막과, 상기 층간절연막에 형성된 1차 콘택홀 내부에 형성된 절연물질로 이루어진 돌출부 및 함몸부, 상기 돌출부 및 함몰부의 중앙부분에 형성된 상기 반도체기판 소정 부분을 노출시키는 2차 콘택홀, 상기 돌출부 및 함몰부 전표면상에 돌출부 및 함몰부의 형상을 따라 형성되며 상기 2차 콘택홀을 통해 기판과 접속되는 도전층과, 상기 도전층의 측면 부위에 형성된 도전층스페이서로 이루어진 캐패시터 스토리지노드, 상기 스토리지노드 전표면상에 형성된 캐패시터 유전체막, 및 상기 캐패시터 유전체막 전면에 형성된 캐패시터 플레이트전극을 포함하여 구성된다.A semiconductor memory device of the present invention for achieving the above object is formed on a semiconductor substrate, and made of an interlayer insulating film having a primary contact hole in a predetermined portion, and an insulating material formed inside the primary contact hole formed in the interlayer insulating film. A secondary contact hole exposing a predetermined portion of the semiconductor substrate formed at the center portion of the protrusion and the depression portion, the protrusion and the depression portion, and formed along the shape of the protrusion and the depression portion on the entire surface of the protrusion and the depression portion, and forming the secondary contact hole. A capacitor storage node comprising a conductive layer connected to the substrate via a conductive layer, a conductive layer spacer formed on a side portion of the conductive layer, a capacitor dielectric film formed on the entire surface of the storage node, and a capacitor plate electrode formed on an entire surface of the capacitor dielectric film. It is configured by.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 제조방법은 반도체 기판 상부에 제1층간절연막과 제2층간절연막을 차례로 형성하는 공정과, 상기 제1층간절연막 및 제2층간절연막을 선택적으로 식각하여 1차 콘택홀을 형성하는 공정, 상기 1차 콘택홀이 형성된 기판 전면에 서로 식각선택비가 각각 다른 제1식각배리어층과 제2식각배리어층 및 제3식각배리어층을 연속적으로 형성하는 공정, 상기 제1, 제2, 제3식각배리어층을 전면식각하여 기판 소정부분을 노출시키는 2차 콘택홀을 형성함과 동시에 상기 제1, 제2, 제3식각배리어층으로 이루어진 돌출부 및 함몰부를 형성하는 공정, 및 상기 돌출부 및 함몰부가 형성된 기판 전면에 캐패시터 스토리지노드 형성용 도전층을 형성하는 공정을 포함하여 이루어진다.A method of manufacturing a semiconductor memory device of the present invention for achieving the above object comprises the steps of sequentially forming a first interlayer insulating film and a second interlayer insulating film on a semiconductor substrate, and selectively etching the first interlayer insulating film and the second interlayer insulating film. Forming a first contact hole, and continuously forming a first etching barrier layer, a second etching barrier layer, and a third etching barrier layer having different etching selectivity on the entire surface of the substrate on which the first contact hole is formed; Etching the first, second, and third etching barrier layers to form a second contact hole for exposing a predetermined portion of the substrate, and forming protrusions and depressions formed of the first, second, and third etching barrier layers. And forming a conductive layer for forming a capacitor storage node on the entire surface of the substrate on which the protrusions and the depressions are formed.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2도에 본 발명의 일실시예에 의한 실린더형 캐패시터의 단면구조를 도시하였다.2 shows a cross-sectional structure of a cylindrical capacitor according to an embodiment of the present invention.
본 발명의 실린더형 캐패시터는 반도체기판(100)상에 소정영역에 1차 콘택홀을 구비한 층간절연막(5,10)이 형성되고, 상기 1차 콘택홀 내부에 절연물질로 이루어진 돌출부 및 함몰부가 형성되고, 이 돌출부 및 함몰부상에 돌출부 및 함몰부의 형상을 따라 형성되며 상기 돌출부 및 함몰부 중앙에 형성된 기판 소정부분을 노출시키는 2차 콘택홀에 접속되는 도전층(13)과, 이 도전층(13)의 측면 부위에 형성된 도전층스페이서(16)에 의해 캐패시터 스토리지노드(20)가 이루어지고, 스토리지노드(21)전표면상에 캐패시터의 유전체막(22)이 형성되고, 그 전면에 캐패시터의 플레이트전극(23)이 형성된 구조로 되어 있다.In the cylindrical capacitor of the present invention, the interlayer insulating films 5 and 10 having primary contact holes are formed on a predetermined region on the semiconductor substrate 100, and protrusions and recesses formed of an insulating material are formed in the primary contact holes. A conductive layer 13 formed on the protrusions and the depressions, the conductive layer 13 being formed in the shape of the protrusions and the depressions and connected to a secondary contact hole exposing a predetermined portion of the substrate formed at the center of the protrusions and the depressions; The capacitor storage node 20 is formed by the conductive layer spacers 16 formed on the side portions of the substrate 13, and the dielectric film 22 of the capacitor is formed on the entire surface of the storage node 21, and the plate of the capacitor is formed on the front surface thereof. It has a structure in which the electrode 23 is formed.
상기와 같이 본 발명의 캐패시터 구조는 콘택홀 내부에 형성된 돌출부 및 함몰부의 형상을 따라 스토리지노드가 형성되므로 소토리지노드 유효면적이 증가되어 캐패시터 용량의 증대되게 된다. 또한, 상기 돌출부 및 함몰부가 층간절연막에 형성된 콘택홀 내부에 형성되므로 캐패시터의 높이를 종래의 경우보다 낮출 수 있어 셀 영역과 주변회로 영역간의 단차를 줄일 수 있게 된다. 그리고, 돌출부 및 함몰부의 중앙부위에 형성되는 2차 콘택홀에 의해 미세한 크기의 스토리지노드 콘택을 이룰 수 있다.As described above, in the capacitor structure of the present invention, since the storage node is formed along the shape of the protrusion and the depression formed in the contact hole, the storage node effective area is increased to increase the capacitor capacity. In addition, since the protrusion and the depression are formed in the contact hole formed in the interlayer insulating film, the height of the capacitor can be lowered than in the conventional case, thereby reducing the step between the cell region and the peripheral circuit region. In addition, a storage node contact having a fine size may be formed by a secondary contact hole formed at a central portion of the protrusion and the depression.
제3도를 참조하여 본 발명의 일실시예에 의한 실린더 구조의 캐패시터 제조 방법을 설명한다.Referring to Figure 3 will be described a capacitor manufacturing method of a cylinder structure according to an embodiment of the present invention.
먼저, 제3a도에 도시된 바와 같이 필드산화막(1)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(100)상에 게이트전극(3), 게이트전극 측벽의 스페이서절연막(4)및 불순물확산영역(2)을 기존의 제조 방법을 이용하여 형성하여 트랜지스터를 형성한다.First, as shown in FIG. 3A, the gate electrode 3, the spacer insulating film 4 on the sidewalls of the gate electrode, and impurities are formed on the semiconductor substrate 100 divided into the active region and the device isolation region by the field oxide film 1. The diffusion region 2 is formed using a conventional manufacturing method to form a transistor.
다음에 제3b도에 도시된 바와 같이 기판 전면에 제1층간절연막(5)과, 제2층간절연막(10) 및 마스크산화막(11)을 연속적으로 형성한다. 이어서 상기 마스크산화막(11)위에 감광막을 도포하고 이를 선택적으로 노광 및 현상하여 소토리지노드 1차콘택홀 형성용 감광막패턴(6a)을 형성한 다음, 이를 이용하여 상기 마스크산화막(11)과 제2층간절연막(10) 및 제1층간절연막(5)을 사진식각공정을 통해 패터닝하여 1차 콘택홀을 형성한다. 이때, 상기 1차콘택홀 하부에 층간절연막을 소정두께만큼 남겨 동작 영역 즉, 불순물 확산영역(2)이 노출되지 않도록 한다.Next, as shown in FIG. 3B, the first interlayer insulating film 5, the second interlayer insulating film 10, and the mask oxide film 11 are successively formed on the entire substrate. Subsequently, a photoresist film is coated on the mask oxide film 11, and the photoresist film is selectively exposed and developed to form a photoresist pattern 6a for forming a primary contact hole. Then, the mask oxide film 11 and the second photoresist layer are used. The interlayer insulating film 10 and the first interlayer insulating film 5 are patterned through a photolithography process to form a primary contact hole. At this time, the interlayer insulating film is left under the primary contact hole by a predetermined thickness so that the operation region, that is, the impurity diffusion region 2 is not exposed.
상기 제2층간절연막(10)은 BPSG(borophospho-silicate glass)로 형성하는 것이 바람직하며, 평탄화를 위해 850℃에서의 열처리를 행한다. 또한, 상기 마스크용산화막(11)은 PECVD(plasma enhanced CVD)에 의한 산화막을 1000Å정도의 두께로 증착하여 형성하는 것이 바람직하다.The second interlayer insulating film 10 is preferably formed of borophospho-silicate glass (BPSG), and is heat-treated at 850 ° C. for planarization. In addition, the mask oxide film 11 is preferably formed by depositing an oxide film by plasma enhanced CVD (PECVD) to a thickness of about 1000 kPa.
이어서, 제3c도에 도시된 바와 같이 상기 감광막패턴(6a)을 제거한 후, 웨이퍼 전면에 제1식각배리어층(7)과 제2식각배리어층(8) 및 제3식각배리어층(9)을 연속적으로 형성한다. 이때 제1, 제2, 제3식각배리어층의 물질은 서로 식각선택비가 큰 물질들로 각각 형성하는바, 제1식각배리어층(7)으로는 O3-BPSG, 제2식각배리어층 (8)은O3-TEOS, 제3식각배리어층(9)으로는 질화산화막으로 형성하는 것이 바람직하다.Subsequently, after the photoresist pattern 6a is removed, as shown in FIG. Form continuously. In this case, the materials of the first, second and third etching barrier layers are formed of materials having a large etching selectivity, respectively. The first etching barrier layer 7 includes O 3 -BPSG and a second etching barrier layer (8). ) Is preferably formed of an nitride oxide film as the O 3 -TEOS and third etching barrier layer 9.
다음에, 제3d에 도시된 바와 같이 상기 제1, 제2 및 제3식각배리어층 및 잔존하는 층간절연막을 전면식각하여 상기 불순물확산영역(2)을 노출시키는 2차콘택홀을 형성한다. 이때, 제1, 제2 및 제3식각배리어층간의 식각선택비의 차이로 인해 도면에 도시된 바와 같이 상기 식각배리어층들로 이루어진 돌출부 및 함몰부가 1차콘택홀 내부에 형성하게 된다. 그리고, 마스크산화막(11)은 상기 제1, 제2 및 제3식각배리어층의 전면식각시 제2층간절연막(10)을 보호하느 역할을 한다.Next, as shown in 3d, the first, second and third etching barrier layers and the remaining interlayer insulating film are etched to form a second contact hole exposing the impurity diffusion region 2. At this time, due to the difference in the etching selectivity between the first, second and third etching barrier layer, as shown in the drawing, the protrusions and the depressions formed of the etching barrier layers are formed in the primary contact hole. The mask oxide film 11 protects the second interlayer insulating film 10 during the entire surface etching of the first, second and third etching barrier layers.
이어서, 제3e에 도시된 바와 같이 상기 돌출부 및 함몰부가 형성된 웨이퍼 전면에 스토리지노드 형성용 도전층으로서, 예컨대 폴리실리콘과 같은 도전층(13)을 증착한 후, 그 위에 희생산화막(15)을 형성한다. 이어서 상기 희생산화막(15)위에 감광막을 도포한 후, 이를 선택적으로 노광 및 현상하여 소정의 스토리지노드 패터닝을 위한 감광막패턴(6b)을 형성한다. 이때, 상기 도전층(13)은 상기 함몰부가 매몰되지 않을 정도의 두께로 형성한다.Subsequently, a sacrificial oxide layer 15 is formed thereon after depositing a conductive layer 13 such as, for example, polysilicon as a conductive layer for forming a storage node on the entire surface of the wafer on which the protrusions and depressions are formed, as shown in 3e. do. Subsequently, after the photoresist is coated on the sacrificial oxide layer 15, the photoresist is selectively exposed and developed to form a photoresist pattern 6b for patterning a predetermined storage node. In this case, the conductive layer 13 is formed to a thickness such that the recess is not buried.
다음에 제3f도에 도시된 바와 같이 상기 감광막패턴(6b)을 마스크로 하여 상기 희생산화막(15)과 도전층(13)을 식간한 후, 그 전면에 스토리지노드 형성용 도전층으로서, 예컨대 폴리실리콘과 같은 도전층을 증착하고 이를 에치백하여 상기 희생산화막(15)측면에 도전층스페이서(16)를 형성한다.Next, as shown in FIG. 3F, the sacrificial oxide film 15 and the conductive layer 13 are interposed between the photoresist pattern 6b as a mask, and then, for example, poly A conductive layer such as silicon is deposited and etched back to form a conductive layer spacer 16 on the side of the sacrificial oxide film 15.
이어서 제3g도에 도시된 바와 같이 상기 희생산화막(15)을 제거하여 도전층(13)과 도전층스페이서(16)이 이루어진 스토리지노드(21)를 형성한 후, 그 전면에 캐패시터 유전체막(22)을 형성하고 이위에 도전층을 형성하고 이를 소정패턴으로 패터닝하여 캐패시터 플레이트전극(23)을 형성함으로써 실린더 구조의 캐패시터를 완성한다.Subsequently, as shown in FIG. 3G, the sacrificial oxide film 15 is removed to form the storage node 21 including the conductive layer 13 and the conductive layer spacer 16, and then the capacitor dielectric layer 22 is formed on the entire surface thereof. ), A conductive layer is formed thereon, and patterned in a predetermined pattern to form the capacitor plate electrode 23 to complete the capacitor of the cylinder structure.
다음에 제4도를 참조하여 본 발명의 다른 실시예에 의한 스택 실린터 구조 캐패시터 제조 방법을 설명한다.Next, a method of manufacturing a stack cylinder structure capacitor according to another embodiment of the present invention will be described with reference to FIG.
먼저, 제4a도에 도시된 바와 같이 필드산화막(1)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(100)상에 게이트전극(3), 게이트전극 측벽의 스페이서절연막(4) 및 불순물확산영역(2)을 기존의 제조 방법을 이용하여 형성하여 트랜지스터를 형성한다. 이어서 기판 전면에 제1층간절연막(5)과 제2층간절연막(10)을 연속적을 형성한다. 이어서 제2층간절연막(10)위에 소정의 캐패시터 스토리지노드 1차 콘택홀의 형성을 위한 감광막패턴(6c)을 형성하고 상기 제2층간절연막(10) 및 제1층간절연막(5)을 사진식각공정을 통해 패터닝하여 상기 트랜지스터의 불순물 확산영역(2)을 노출시키는 콘택홀을 형성한다.First, as shown in FIG. 4A, the gate electrode 3, the spacer insulating film 4 on the sidewalls of the gate electrode, and the impurities are formed on the semiconductor substrate 100 divided into the active region and the device isolation region by the field oxide film 1. The diffusion region 2 is formed using a conventional manufacturing method to form a transistor. Subsequently, the first interlayer insulating film 5 and the second interlayer insulating film 10 are successively formed on the entire substrate. Subsequently, a photosensitive film pattern 6c is formed on the second interlayer insulating film 10 to form a predetermined capacitor storage node primary contact hole, and the photolithography process is performed on the second interlayer insulating film 10 and the first interlayer insulating film 5. By patterning through, a contact hole exposing the impurity diffusion region 2 of the transistor is formed.
이어서 제4b도에 도시된 바와 같이 상기 감광막패턴(6c)을 제거한 후, 기판 전면에 서로 식각선택비가 다른 제1식각배리어층(7)과 제2식각배리어층(8)및 제3식각배리어층(9)을 연속적으로 형성한 후, 이들을 전면식각하여 돌출부 및 함몰부를 1차콘택홀 내부에 형성되게 된다.Subsequently, as shown in FIG. 4B, the photoresist pattern 6c is removed, and then the first etching barrier layer 7, the second etching barrier layer 8, and the third etching barrier layer having different etching selectivity on the front surface of the substrate. After successively forming (9), the entire surface is etched to form protrusions and depressions inside the primary contact hole.
이어서 본 발명에 일실시예의 제3e도 및 제3f도와 동일한 공정을 진행하여 제4c도에 도시된 바와 같이 실린러구조의 캐패시터를 형성한다.Next, the same process as in FIGS. 3e and 3f of the embodiment of the present invention is performed to form a capacitor having a cylinder structure as shown in FIG. 4c.
이상 상술한 바와 같이 본 발명에 의하면, 캐패시터의 높이를 낮추면서 그에 따른 캐패시터 유효면적의 부족분을 콘택홀 주위에 돌출부 및 함몰부를 형성함으로써 해결할 수 있게 되므로 고집적 반도체 메모리장치의 적용할 수 있는 대용량의 캐패시터를 구현할 수 있다.As described above, according to the present invention, it is possible to solve the deficiency of the effective area of the capacitor by reducing the height of the capacitor by forming protrusions and depressions around the contact hole, so that a large capacity capacitor applicable to the highly integrated semiconductor memory device can be solved. Can be implemented.
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