KR100455728B1 - Method for fabricating capacitor of semiconductor device - Google Patents
Method for fabricating capacitor of semiconductor device Download PDFInfo
- Publication number
- KR100455728B1 KR100455728B1 KR10-2002-0084397A KR20020084397A KR100455728B1 KR 100455728 B1 KR100455728 B1 KR 100455728B1 KR 20020084397 A KR20020084397 A KR 20020084397A KR 100455728 B1 KR100455728 B1 KR 100455728B1
- Authority
- KR
- South Korea
- Prior art keywords
- storage node
- contact hole
- semiconductor device
- insulating layer
- insulating film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 본 발명은 반도체기판상에 제1절연막과 식각정지막 및 제2절연막을 적층하는 단계; 상기 제2절연막과 식각정지막 및 제1절연막을 선택적으로 제거하여 제1콘택홀을 형성하는 단계; 상기 제1콘택홀내에 스토리지노드콘택부를 형성하는 단계; 상기 스토리지노드콘택부를 포함한 전체 구조의 상면에 제3절연막을 형성한후 그 내부에 상기 스토리지노드콘택부를 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2 콘택홀표면상에 상기 스토리지노드콘택부와 전기적으로 접속하는 스토리지노드 패턴을 형성하는 단계; 및 상기 제3절연막과 제2절연막을 제거한후 유전체막과 상부전극을 적층하는 단계를 포함하여 구성되어, 반도체소자의 캐패시터 제조시에 스토리지노드의 쓰러짐(collapse)을 방지할 수 있는 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, the present invention comprising the steps of: laminating a first insulating film, an etch stop film and a second insulating film on a semiconductor substrate; Selectively removing the second insulating layer, the etch stop layer, and the first insulating layer to form a first contact hole; Forming a storage node contact in the first contact hole; Forming a third insulating layer on an upper surface of the entire structure including the storage node contact portion, and then forming a second contact hole exposing the storage node contact portion therein; Forming a storage node pattern on the second contact hole surface to electrically connect with the storage node contact portion; And laminating a dielectric film and an upper electrode after removing the third insulating film and the second insulating film, thereby preventing a collapse of the storage node during capacitor fabrication of a semiconductor device.
Description
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자의 캐패시터 제조시에 스토리지노드의 쓰러짐(collapse)을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of preventing a collapse of a storage node during manufacturing of a capacitor of a semiconductor device.
종래기술에 따른 반도체소자의 캐패시터 제조방법을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.A capacitor manufacturing method of a semiconductor device according to the prior art will be described with reference to FIGS. 1 and 2 as follows.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도 2는 종래기술에 따른 반도체소자의 캐패시터 제조방법에 있어서, 스토리지노드전극의 쓰러짐을 보여 주는 사진이다.FIG. 2 is a photograph showing a collapse of a storage node electrode in a method of manufacturing a capacitor of a semiconductor device according to the prior art.
종래기술에 따른 반도체소자의 캐패시터 제조방법은, 도 1a에 도시된 바와같이, 반도체기판(11)상에 제1층간절연막(13)과 식각정지막(15)을 적층한후 이들을 선택적으로 제거하여 상기 반도체기판(11)의 일부분을 노출시키는 플러그 콘택홀(17)을 형성한다.In the method of manufacturing a capacitor of a semiconductor device according to the related art, as shown in FIG. 1A, a first interlayer insulating film 13 and an etch stop film 15 are stacked on a semiconductor substrate 11 and then selectively removed. A plug contact hole 17 exposing a portion of the semiconductor substrate 11 is formed.
그다음, 상기 플러그콘택홀(17)을 포함한 제1층간절연막(13)상에 도전물질을 증착한후 평탄화시켜 상기 플러그콘택홀(17)내에 콘택플러그(19)를 형성한다.Next, a conductive material is deposited on the first interlayer insulating layer 13 including the plug contact hole 17 and then planarized to form a contact plug 19 in the plug contact hole 17.
이어서, 상기 콘택플러그(19)를 포함한 제1층간절연막(13)상에 제2층간절연막(21)을 증착한후 그 위에 스토리지노드전극 지역을 한정하는 포토레지스트패턴(23)을 형성한다.Subsequently, a second interlayer dielectric layer 21 is deposited on the first interlayer dielectric layer 13 including the contact plug 19, and then a photoresist pattern 23 defining a storage node electrode region is formed thereon.
그다음, 도 1b에 도시된 바와같이, 상기 포토레지스트패턴(23)을 마스크로 상기 제2층간절연막(21)을 선택적으로 제거하여 상기 콘택플러그(19)상면을 노출시키는 스토리지노드콘택홀(25)을 형성한다.1B, the storage node contact hole 25 exposing the top surface of the contact plug 19 by selectively removing the second interlayer insulating layer 21 using the photoresist pattern 23 as a mask. To form.
이어서, 상기 포토레지스트패턴(23)을 제거한후 상기 스토리지노드 콘택홀 (25)을 포함한 제2층간절연막(21)상에 폴리실리콘층(27)을 증착한다.Subsequently, after the photoresist pattern 23 is removed, the polysilicon layer 27 is deposited on the second interlayer insulating layer 21 including the storage node contact hole 25.
그다음, 도 1c에 도시된 바와같이, 상기 폴리실리콘층(27)상에 포토레지스트 (29)를 두껍게 도포한다.Then, as shown in Fig. 1C, a thick photoresist 29 is applied on the polysilicon layer 27.
이어서, 도 1d에 도시된 바와같이, CMP 공정을 이용하여 상기 포토레지스트 (29)와 폴리실리콘층(27)의 일정 두께를 연마한후 잔류하는 포토레지스트(29)를 제거한다.Subsequently, as shown in FIG. 1D, after the predetermined thicknesses of the photoresist 29 and the polysilicon layer 27 are polished by using the CMP process, the remaining photoresist 29 is removed.
그다음, 도 1e에 도시된 바와같이, 잔류하는 제2층간절연막(21)을 습식식각에 의해 제거하여 스토리지노드전극(27a)을 형성한다. 이때, 상기와 같이 공정을 진행했을 경우에 "A"와 같은 스토리지노드패턴의 쓰러짐 현상이 나타나게 된다.Next, as shown in FIG. 1E, the remaining second interlayer insulating film 21 is removed by wet etching to form the storage node electrode 27a. At this time, when the process is performed as described above, the storage node pattern, such as "A", is collapsed.
도 2는 상기와 같이 공정을 진행했을 경우에 스토리지노드전극의 쓰러짐이 나타나는 것을 보여 주는 사진이다.2 is a photograph showing that the storage node electrode collapses when the process is performed as described above.
이상에서와 같이, 반도체가 고집적화됨에 따라 셀간 간격은 좁아지게 되고, 일정 용량의 캐패시턴스를 확보하기 위하여 스토리지노드패턴의 높이를 증가시키지만, 높이가 증가된 스토리지노드패턴은 주변의 산화막을 제거하여 실린더형 스토리지노드를 형성하는 과정에서 패턴 쓰러짐(collapse)이 발생하여 브릿지를 유발하게 된다.As described above, as the semiconductor is highly integrated, the cell-to-cell spacing becomes narrower, and the height of the storage node pattern is increased to secure a capacitance of a predetermined capacity, but the storage node pattern whose height is increased is cylindrical by removing the surrounding oxide film. In the process of forming the storage node, a pattern collapse occurs, causing a bridge.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 실린더형 캐패시터 제조시에 스토리지노드패턴의 쓰러짐(collapse)을 방지할 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device capable of preventing the collapse of a storage node pattern when manufacturing a cylindrical capacitor. .
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도,1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art;
도 2는 종래기술에 따른 반도체소자의 캐패시터 제조방법에 있어서, 스토리지노드전극의 쓰러짐을 보여 주는 사진,FIG. 2 is a photograph illustrating a collapse of a storage node electrode in a method of manufacturing a capacitor of a semiconductor device according to the prior art; FIG.
도 3a 내지 도 3j는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도.3A to 3J are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
[도면부호의설명][Description of Drawing Reference]
31 : 반도체기판 33 : 제1층간절연막31 semiconductor substrate 33 first interlayer insulating film
35 : 식각정지막 37 : 제2층간절연막35: etch stop film 37: second interlayer insulating film
39 : 제1포토레지스트패턴 41 : 제1콘택홀39: first photoresist pattern 41: first contact hole
43 : 제1폴리실리콘층 43a : 스토리지노드콘택부43: first polysilicon layer 43a: storage node contact portion
45 : 제3층간절연막 47 : 제2포토레지스트패턴45: third interlayer insulating film 47: second photoresist pattern
49 : 제2콘택홀 51 : 제2폴리실리콘층49: second contact hole 51: second polysilicon layer
53 : 제3포토레지스트 53a : 스토리지노드패턴53: third photoresist 53a: storage node pattern
55 : 유전체박막 57 : 상부전극55: dielectric thin film 57: upper electrode
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조 방법은, 반도체기판상에 제1절연막과 식각정지막 및 제2절연막을 적층하는 단계;According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, comprising: stacking a first insulating film, an etch stop film, and a second insulating film on a semiconductor substrate;
상기 제2절연막과 식각정지막 및 제1절연막을 선택적으로 제거하여 제1콘택홀을 형성하는 단계;Selectively removing the second insulating layer, the etch stop layer, and the first insulating layer to form a first contact hole;
상기 제1콘택홀내에 스토리지노드콘택부를 형성하는 단계;Forming a storage node contact in the first contact hole;
상기 스토리지노드콘택부를 포함한 전체 구조의 상면에 제3절연막을 형성한후 그 내부에 상기 스토리지노드콘택부를 노출시키는 제2콘택홀을 형성하는 단계;Forming a third insulating layer on an upper surface of the entire structure including the storage node contact portion, and then forming a second contact hole exposing the storage node contact portion therein;
상기 제2콘택홀표면상에 상기 스토리지노드콘택부와 전기적으로 접속하는 스토리지노드패턴을 형성하는 단계; 및Forming a storage node pattern on the second contact hole surface to electrically connect with the storage node contact portion; And
상기 제3절연막과 제2절연막을 제거한후 유전체막과 상부전극을 적층하는 단계를 포함하여 구성되는 것을 특징으로한다.And removing the third insulating film and the second insulating film and stacking the dielectric film and the upper electrode.
(실시예)(Example)
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3j는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.3A to 3J are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
본 발명에 따른 반도체소자의 캐패시터 제조방법은, 도 3a에 도시된 바와같이, 먼저 반도체기판(31)상에 산화막 계열의 제1층간절연막(33)과 식각정지막(35) 및 산화막 계열의 제2층간절연막(37)을 차례로 적층한후 그 위에 제1포토레지스트패턴(39)을 형성한다.In the method of manufacturing a capacitor of a semiconductor device according to the present invention, as shown in FIG. 3A, first, an oxide-based first interlayer insulating film 33, an etch stop film 35, and an oxide film-based material are formed on a semiconductor substrate 31. After the two interlayer insulating films 37 are sequentially stacked, a first photoresist pattern 39 is formed thereon.
그다음, 도 3b에 도시된 바와같이, 상기 제1포토레지스트패턴(39)을 마스크로 상기 제2층간절연막(37)과 식각정지막(35) 및 제1층간절연막(33)을 순차적으로 제거하여 상기 반도체기판(31)일부분을 노출시키는 플러그 콘택홀(41)을 형성한다.Next, as shown in FIG. 3B, the second interlayer insulating layer 37, the etch stop layer 35, and the first interlayer insulating layer 33 are sequentially removed by using the first photoresist pattern 39 as a mask. A plug contact hole 41 exposing a portion of the semiconductor substrate 31 is formed.
이어서, 도 3c에 도시된 바와같이, 상기 제1포토레지스트패턴(39)을 제거한후 상기 플러그콘택홀(41)을 포함한 전체 구조의 상면에 제1폴리실리콘층(43)을 두껍게 증착한다.Subsequently, as shown in FIG. 3C, the first polysilicon layer 43 is thickly deposited on the upper surface of the entire structure including the plug contact hole 41 after removing the first photoresist pattern 39.
그다음, 도 3d에 도시된 바와같이, 상기 제1폴리실리콘층(43)을 전면식각하여 스토리지노드콘택부(43a)를 형성한다.Next, as illustrated in FIG. 3D, the first polysilicon layer 43 is etched to form a storage node contact portion 43a.
이어서, 도 3e에 도시된 바와같이, 상기 스토리지노드콘택부(43a)상에 산화막 계열의 제3층간절연막(45)을 증착한후 그 위에 제2포토레지스트를 도포하고 이어 이를 노광 및 현상과정을 통해 스토리지노드 형성용 제2포토레지스트패턴(47)을 형성한다.Subsequently, as illustrated in FIG. 3E, an oxide-based third interlayer insulating layer 45 is deposited on the storage node contact portion 43a, and then a second photoresist is applied thereon, followed by exposure and development processes. A second photoresist pattern 47 for forming a storage node is formed through the storage node.
그다음, 도 3f에 도시된 바와같이, 상기 제2포토레지스트패턴(47)을 마스크로 상기 제3층간절연막(45)을 선택적으로 제거하여 상기 스토리지노드콘택부(43a)를 노출시키는 스토리지노드콘택홀(49)을 형성한다.Next, as illustrated in FIG. 3F, the storage node contact hole exposing the storage node contact portion 43a by selectively removing the third interlayer insulating layer 45 using the second photoresist pattern 47 as a mask. Form 49.
이어서, 상기 제2포토레지스트패턴(47)을 제거한후 전체 구조의 상면에 제2폴리실리콘층(51)을 형성한다.Subsequently, after the second photoresist pattern 47 is removed, the second polysilicon layer 51 is formed on the upper surface of the entire structure.
그다음, 도 3g에 도시된 바와같이, 상기 제2폴리실리콘층(51)상에 제3포토레지스트(53)을 도포한다.Next, as shown in FIG. 3G, a third photoresist 53 is applied on the second polysilicon layer 51.
이어서, 도 3h에 도시된 바와같이, CMP공정을 이용하여 상기 제3포토레지스트(53)와 제2폴리실리콘층(51) 및 제3층간절연막(45)의 일정두께를 연마하여 셀간 절연이 될 수 있도록 한후 제3포토레지스트패턴(53) 잔류물을 제거한다.Subsequently, as shown in FIG. 3H, a predetermined thickness of the third photoresist 53, the second polysilicon layer 51, and the third interlayer insulating layer 45 may be polished using a CMP process to insulate between cells. After that, the residue of the third photoresist pattern 53 is removed.
그다음, 도 3i에 도시된 바와같이, 습식식각에 의해 제3층간절연막(45)과 제2층간절연막(37)을 제거하여 실린더형 스토리지노드전극패턴(51a)을 형성한다. 이때, 상기 제2층간절연막(37)부분이 제거되면서 스토리지노드콘택부(43a)의 일부가 돌출되어 스토리지노드용량 증가에 기여를 하게 된다.Then, as shown in FIG. 3I, the third interlayer insulating film 45 and the second interlayer insulating film 37 are removed by wet etching to form the cylindrical storage node electrode pattern 51a. In this case, as the portion of the second interlayer insulating layer 37 is removed, a portion of the storage node contact portion 43a protrudes, thereby contributing to an increase in storage node capacity.
이어서, 도 3j에 도시된 바와같이, 상기 스토리지노드전극패턴(51a)표면상에 ONO(oxide-nitride-oxide) 또는 기타 유전물질로 구성된 유전체박막(55)을 증착한후 그 위에 제3폴리실리콘 또는 기타 다른 도전물질로 구성된 상부전극(57을 증착하여 실린더형 캐패시터 제조공정을 완료한다.Subsequently, as shown in FIG. 3J, a dielectric thin film 55 made of an oxide-nitride-oxide (ONO) or other dielectric material is deposited on the surface of the storage node electrode pattern 51a, and then the third polysilicon is deposited thereon. Alternatively, the upper electrode 57 formed of another conductive material is deposited to complete a cylindrical capacitor manufacturing process.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의하면, 제2층간절연막부분이 제거되면서 스토리지노드콘택부의 일부가 돌출되어 스토리지노드용량 증가에 기여를 하게 된다.As described above, according to the method of manufacturing a capacitor of a semiconductor device according to the present invention, a portion of the storage node contact portion protrudes while the second interlayer insulating film portion is removed, thereby contributing to an increase in storage node capacity.
또한, 스토리지노드 용량증가에 따른 리프레쉬 특성이 좋아지므로 수율을 증가시킬 수 있다.In addition, since the refresh characteristics are improved as the storage node capacity increases, the yield can be increased.
그리고, 실린더 형태의 스토리지노드패턴 형성시에 스토리지노드패턴의 쓰러짐을 방지할 수 있으므로 스토리지노드패턴간 브릿지 불량을 감소시킬 수 있다.In addition, since the storage node pattern may be prevented from falling down when the storage node pattern is formed in a cylinder shape, bridge failure between the storage node patterns may be reduced.
따라서, 본 발명은 셀간 브릿지 불량이 감소되므로 인해 반도체 수율을 증가시킬 수 있는 잇점이 있다.Therefore, the present invention has the advantage that the semiconductor yield can be increased because the bridge failure between cells is reduced.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084397A KR100455728B1 (en) | 2002-12-26 | 2002-12-26 | Method for fabricating capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084397A KR100455728B1 (en) | 2002-12-26 | 2002-12-26 | Method for fabricating capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057630A KR20040057630A (en) | 2004-07-02 |
| KR100455728B1 true KR100455728B1 (en) | 2004-11-06 |
Family
ID=37350192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0084397A KR100455728B1 (en) | 2002-12-26 | 2002-12-26 | Method for fabricating capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100455728B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100613389B1 (en) * | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | Method for forming copper wiring layer using etchless dual damascene process |
-
2002
- 2002-12-26 KR KR10-2002-0084397A patent/KR100455728B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100613389B1 (en) * | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | Method for forming copper wiring layer using etchless dual damascene process |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040057630A (en) | 2004-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0154161B1 (en) | Capacitor fabrication method of semiconducor device | |
| KR0156646B1 (en) | Capacitor manufacture of semiconductor device | |
| JP3686169B2 (en) | Wiring method of semiconductor device | |
| KR100455728B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100885483B1 (en) | Capacitor and method for fabrication of the same | |
| KR100248806B1 (en) | Semiconductor memory device and the manufacturing method thereof | |
| KR960013634B1 (en) | Capacitor manufacture of semiconductor device | |
| KR100252541B1 (en) | Method for fabricating a stacked capacitor of dram cell | |
| KR100442779B1 (en) | Method for manufacturing dram device | |
| KR0166491B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR0135692B1 (en) | Fabrication method of capacitor of semiconductor | |
| KR100414376B1 (en) | Method for forming the capacitor of semiconductor device | |
| KR20060000485A (en) | Method for forming storage node electrode of semiconductor capacitor | |
| KR100881830B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100266020B1 (en) | Capacitor and method of fabricating the same | |
| KR100442782B1 (en) | a method for manufacturing of semiconductor device | |
| KR970000976B1 (en) | Producing method of stack capacitor | |
| KR100202187B1 (en) | Capacitor of semiconductor device and its fabrication method | |
| KR100255162B1 (en) | Forming method of a capacitor in a semiconductor device | |
| KR100818076B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100190304B1 (en) | Fabrication method of semiconductor device | |
| KR100881738B1 (en) | Method for fabrication of semiconductor device | |
| KR960003859B1 (en) | Method of making a capacitor for a semiconductor device | |
| KR960013644B1 (en) | Capacitor manufacture method | |
| CN114823540A (en) | Manufacturing method of semiconductor structure and semiconductor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |