KR20060000485A - Method for forming storage node electrode of semiconductor capacitor - Google Patents

Method for forming storage node electrode of semiconductor capacitor Download PDF

Info

Publication number
KR20060000485A
KR20060000485A KR1020040049356A KR20040049356A KR20060000485A KR 20060000485 A KR20060000485 A KR 20060000485A KR 1020040049356 A KR1020040049356 A KR 1020040049356A KR 20040049356 A KR20040049356 A KR 20040049356A KR 20060000485 A KR20060000485 A KR 20060000485A
Authority
KR
South Korea
Prior art keywords
storage node
node electrode
oxide
forming
film
Prior art date
Application number
KR1020040049356A
Other languages
Korean (ko)
Inventor
김영대
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040049356A priority Critical patent/KR20060000485A/en
Publication of KR20060000485A publication Critical patent/KR20060000485A/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

본 발명은 스토리지 노드 전극들간의 쇼트(short)를 방지할 수 있는 반도체 캐패시터의 스토리지 노드 전극 형성방법을 개시한다. 개시된 본 발명의 방법은, 도전플러그가 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 도전플러그를 노출시키는 콘택홀을 가진 제1산화막을 형성하는 단계; 상기 제1산화막 상에 스토리지 노드 전극용 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 제2산화막을 형성하여 상기 콘택홀 구조를 매립시켜 평탄화하는 단계; 상기 제1산화막이 노출되는 시점까지 상기 폴리실리콘막 및 상기 제2산화막 을 식각하는 단계; 상기 잔류된 폴리실리콘막의 상부를 일부 제거하여 캐패시터의 스토리지 노드 전극을 형성하는 단계; 상기 잔류된 제1 및 제2산화막을 선택적으로 식각하여 상기 스토리지 노드 전극의 상면 및 측벽의 일부를 노출시키는 단계; 상기 결과물 전면에 질화막을 형성하는 단계; 상기 식각후 잔류된 제1산화막이 노출되는 시점까지 상기 질화막을 식각하여 상기 스토리지 노드 전극의 상면 및 측벽의 일부를 덮는 질화막 패턴을 형성하는 단계; 및 상기 결과의 제1, 제2산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. The present invention discloses a method of forming a storage node electrode of a semiconductor capacitor capable of preventing short between storage node electrodes. The disclosed method includes providing a semiconductor substrate having a conductive plug; Forming a first oxide film having a contact hole exposing the conductive plug on the substrate; Forming a polysilicon film for a storage node electrode on the first oxide film; Forming a second oxide film on the polysilicon film to bury the contact hole structure and planarize it; Etching the polysilicon layer and the second oxide layer until a time point at which the first oxide layer is exposed; Removing a portion of the remaining polysilicon layer to form a storage node electrode of the capacitor; Selectively etching the remaining first and second oxide layers to expose a portion of an upper surface and a sidewall of the storage node electrode; Forming a nitride film over the entire surface of the resultant product; Etching the nitride layer to a point where the first oxide layer remaining after the etching is exposed to form a nitride layer pattern covering a portion of an upper surface and a sidewall of the storage node electrode; And removing the resultant first and second oxide films.

Description

반도체 캐패시터의 스토리지 노드 전극 형성방법{METHOD FOR FORMING STORAGE NODE ELECTRODE OF SEMICONDUCTOR CAPACITOR}METHODS FOR FORMING STORAGE NODE ELECTRODE OF SEMICONDUCTOR CAPACITOR}

도 1a 내지 도 1c는 종래의 기술에 따른 반도체 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for forming a storage node electrode of a semiconductor capacitor according to the related art.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도.2A to 2G are cross-sectional views illustrating processes for forming a storage node electrode of a semiconductor capacitor according to an embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

20 : 반도체 기판 21 : 층간절연막20 semiconductor substrate 21 interlayer insulating film

22 : 제1콘택홀 23 : 도전 플러그22: first contact hole 23: conductive plug

24 : 제2콘택홀 25 : 제1산화막24: second contact hole 25: the first oxide film

26 : 폴리실리콘막 27 : 제2산화막26 polysilicon film 27 second oxide film

26a : 잔류된 폴리실리콘막 26b : 스토리지 노드 전극26a: remaining polysilicon film 26b: storage node electrode

28 : 질화막 28a : 질화막 패턴28: nitride film 28a: nitride film pattern

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스토리 지 노드 전극들간의 쇼트(short)를 방지하기 위한 반도체 캐패시터의 스토리지 노드 전극 형성방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a storage node electrode of a semiconductor capacitor for preventing short between storage node electrodes.

반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 스토리지 노드 전극과 플레이트 노드 전극 사이에 유전체막(dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다. As the demand for semiconductor memory devices has soared, various techniques for obtaining high capacity capacitors have been proposed. The capacitor has a structure in which a dielectric film is interposed between the storage node electrode and the plate node electrode, and the capacitance thereof is proportional to the electrode surface area and the dielectric constant of the dielectric film, and is inversely proportional to the gap between the electrodes, that is, the thickness of the dielectric film.

따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.Therefore, in order to obtain a high capacity capacitor, it is required to use a dielectric film having a large dielectric constant, to enlarge the electrode surface area, or to reduce the distance between the electrodes. However, reducing the distance between the electrodes, that is, the thickness of the dielectric film has its limitation, and researches for forming a capacitor having a high capacity have been conducted by using a dielectric film having a high dielectric constant or increasing the electrode surface area.

여기서, 전극의 표면적을 넓힌 예로서, 스토리지 노드 전극을 오목형(concave type)과 실린더형(cylinder type)으로 형성한 경우를 들 수 있으며, 최근에는 오목형 보다는 노드 바깥면을 사용하여 표면적 확대가 가능한 실린더형을 더 선호하는 추세이다.Here, as an example of increasing the surface area of the electrode, a storage node electrode may be formed into a concave type and a cylinder type, and recently, the surface area is enlarged by using the outer surface of the node rather than the concave type. The trend is to prefer a cylindrical shape as much as possible.

도 1a 내지 도 1c는 종래의 기술에 따른 반도체 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1C are cross-sectional views illustrating processes of forming a storage node electrode of a semiconductor capacitor according to the related art.

종래의 반도체 캐패시터의 스토리지 노드 전극 형성방법에 대하여 도 1a 내지 도 1c를 참조하여 간략하게 설명하면 다음과 같다. A method of forming a storage node electrode of a conventional semiconductor capacitor will be briefly described with reference to FIGS. 1A to 1C.                         

종래의 반도체 캐패시터의 스토리지 노드 전극 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체 기판(10) 상에 층간절연막(11)을 형성한 후, 상기 층간절연막(11)을 선택적으로 식각하여 상기 기판(10)의 소정 부분을 노출시키는 제1콘택홀(12)을 형성한다. 그런다음, 상기 제1콘택홀(12)을 도전막으로 매립시켜 도전플러그(13)를 형성한다. 이어서, 상기 도전플러그(13)를 포함한 상기 층간절연막(11) 상에 상기 도전플러그(13)를 노출시키는 제2콘택홀(14)을 가진 제1산화막(15)을 형성한다. In the conventional method of forming a storage node electrode of a semiconductor capacitor, as shown in FIG. 1A, first, an interlayer insulating film 11 is formed on a semiconductor substrate 10, and then the interlayer insulating film 11 is selectively etched. A first contact hole 12 exposing a predetermined portion of the substrate 10 is formed. Then, the first contact hole 12 is filled with a conductive film to form a conductive plug 13. Subsequently, a first oxide film 15 having a second contact hole 14 exposing the conductive plug 13 is formed on the interlayer insulating film 11 including the conductive plug 13.

다음으로, 도 1b에 도시된 바와 같이, 상기 제2콘택홀(14)을 포함한 상기 제1산화막(15) 상에 스토리지 노드 전극용 폴리실리콘막(16)을 형성한 후, 상기 폴리실리콘막(16) 상에 상기 제2콘택홀(14)을 매립하도록 제2산화막(17)을 형성한다. Next, as shown in FIG. 1B, after forming the polysilicon layer 16 for the storage node electrode on the first oxide layer 15 including the second contact hole 14, the polysilicon layer ( The second oxide layer 17 is formed on the 16 to fill the second contact hole 14.

이어, 도 1c에 도시된 바와 같이, 상기 제1산화막이 노출될 때까지 상기 제2산화막 및 폴리실리콘막을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)하여 실린더형의 스토리지 노드 전극(16a)을 형성한 후, 상기 잔류된 제1 및 제2산화막을 딥 아웃(dip-out) 공정으로 제거한다. Subsequently, as illustrated in FIG. 1C, the cylindrical oxide storage node electrode 16a is formed by chemical mechanical polishing (CMP) of the second oxide film and the polysilicon film until the first oxide film is exposed. After the formation, the remaining first and second oxide films are removed by a dip-out process.

그러나, 종래의 기술에서는 스토리지 노드 전극을 형성한 후, 잔류된 제1, 제2산화막을 제거하기 위한 딥 아웃 공정이 진행됨에 따라, 상기 딥 아웃 공정시에 사용되는 습식 케미칼의 표면 장력으로 인해 상기 스토리지 노드 전극이 기울어지는 현상이 일어나게 된다. 이에, 인접한 스토리지 노드 전극들간에 브릿지(bridge)가 발생하게 되며, 상기 브릿지 발생으로 인해 스토리지 노드 전극들간에 쇼트가 일어나는 문제점이 발생된다. However, in the related art, as the dip out process for removing the remaining first and second oxide layers is performed after the storage node electrode is formed, the surface tension of the wet chemical used in the dip out process is increased. The storage node electrode is tilted. As a result, a bridge is generated between adjacent storage node electrodes, and a short circuit occurs between storage node electrodes due to the bridge generation.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 스토리지 노드 전극들간에 브릿지가 발생되더라도, 상기 스토리지 노드 전극들간에 쇼트가 일어나는 것을 방지할 수 있는 반도체 캐패시터의 스토리지 노드 전극 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and even if a bridge is generated between the storage node electrodes, a method of forming a storage node electrode of a semiconductor capacitor that can prevent the short circuit between the storage node electrodes. The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 캐패시터의 스토리지 노드 전극 형성방법은, 도전플러그가 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 도전플러그를 노출시키는 콘택홀을 가진 제1산화막을 형성하는 단계; 상기 제1산화막 상에 스토리지 노드 전극용 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 제2산화막을 형성하여 상기 콘택홀 구조를 매립시켜 평탄화하는 단계; 상기 제1산화막이 노출되는 시점까지 상기 폴리실리콘막 및 상기 제2산화막 을 식각하는 단계; 상기 잔류된 폴리실리콘막의 상부를 일부 제거하여 캐패시터의 스토리지 노드 전극을 형성하는 단계; 상기 잔류된 제1 및 제2산화막을 선택적으로 식각하여 상기 스토리지 노드 전극의 상면 및 측벽의 일부를 노출시키는 단계; 상기 결과물 전면에 질화막을 형성하는 단계; 상기 식각후 잔류된 제1산화막이 노출되는 시점까지 상기 질화막을 식각하여 상기 스토리지 노드 전극의 상면 및 측벽의 일부를 덮는 질화막 패턴을 형성하는 단계; 및 상기 결과의 제1, 제2산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. A method of forming a storage node electrode of a semiconductor capacitor of the present invention for achieving the above object comprises the steps of: providing a semiconductor substrate having a conductive plug; Forming a first oxide film having a contact hole exposing the conductive plug on the substrate; Forming a polysilicon film for a storage node electrode on the first oxide film; Forming a second oxide film on the polysilicon film to bury the contact hole structure and planarize it; Etching the polysilicon layer and the second oxide layer until a time point at which the first oxide layer is exposed; Removing a portion of the remaining polysilicon layer to form a storage node electrode of the capacitor; Selectively etching the remaining first and second oxide layers to expose a portion of an upper surface and a sidewall of the storage node electrode; Forming a nitride film over the entire surface of the resultant product; Etching the nitride layer to a point where the first oxide layer remaining after the etching is exposed to form a nitride layer pattern covering a portion of an upper surface and a sidewall of the storage node electrode; And removing the resultant first and second oxide films.

여기서, 상기 폴리실리콘막 및 상기 제2산화막의 식각 공정은, 씨엠피 및 전 면 건식 식각 중 어느 하나를 이용한다. 또한, 상기 질화막의 식각 공정은 씨엠피 및 전면 건식 식각 중 어느 하나를 이용한다. The etching process of the polysilicon film and the second oxide film uses any one of CMP and front dry etching. In addition, the nitride film may be etched using any one of CMP and full dry etching.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도이다.2A through 2G are cross-sectional views illustrating processes of forming a storage node electrode of a semiconductor capacitor according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 반도체 캐패시터의 스토리지 노드 전극 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체 기판(20) 상에 층간절연막(21)을 형성한 후, 상기 층간절연막(21)을 선택적으로 식각하여 상기 기판(20)의 소정 부분을 노출시키는 제1콘택홀(22)을 형성한다. 그런다음, 상기 제1콘택홀(22)을 도전막으로 매립시켜 도전플러그(23)를 형성한다. 이어서, 상기 도전플러그(23)를 포함한 상기 층간절연막(21) 상에 상기 도전플러그(13)를 노출시키는 제2콘택홀(24)을 가진 제1산화막(25)을 형성한다. In the method of forming a storage node electrode of a semiconductor capacitor according to an embodiment of the present invention, as shown in FIG. 2A, first, an interlayer insulating layer 21 is formed on a semiconductor substrate 20, and then the interlayer insulating layer 21 is formed. Selectively etching to form a first contact hole 22 to expose a predetermined portion of the substrate 20. Then, the first contact hole 22 is filled with a conductive film to form a conductive plug 23. Subsequently, a first oxide layer 25 having a second contact hole 24 exposing the conductive plug 13 is formed on the interlayer insulating layer 21 including the conductive plug 23.

다음으로, 도 2b에 도시된 바와 같이, 상기 제1산화막(25) 상에 스토리지 노드 전극용 폴리실리콘막(26)을 형성한 후, 상기 폴리실리콘막(26) 상에 제2산화막(27)을 형성하여 상기 제2콘택홀(24) 구조를 매립시켜 평탄화한다. Next, as shown in FIG. 2B, after forming the polysilicon layer 26 for the storage node electrode on the first oxide layer 25, the second oxide layer 27 is formed on the polysilicon layer 26. To form the second contact hole 24 to fill the structure.

이어서, 도 2c에 도시된 바와 같이, 상기 제1산화막(25)이 노출되는 시점까지 상기 폴리실리콘막 및 상기 제2산화막(27)을 식각한다. 이때, 도 2c에서 미설명된 도면부호 26a는 잔류된 폴리실리콘막을 나타낸 것이다. 여기서, 상기 폴리실리 콘막 및 상기 제2산화막(27)의 식각 공정은, 씨엠피 및 전면 건식 식각 중 어느 하나를 이용한다. Next, as shown in FIG. 2C, the polysilicon layer and the second oxide layer 27 are etched until the first oxide layer 25 is exposed. In this case, reference numeral 26a, which is not described in FIG. 2C, indicates the remaining polysilicon film. The etching process of the polysilicon film and the second oxide film 27 may use any one of CMP and full dry etching.

다음으로, 도 2d에 도시된 바와 같이, 상기 잔류된 폴리실리콘막의 상부를 일부 제거하여 캐패시터의 스토리지 노드 전극(26b)을 형성한다. Next, as shown in FIG. 2D, a portion of the remaining polysilicon layer is removed to form the storage node electrode 26b of the capacitor.

이어서, 도 2e에 도시된 바와 같이, 상기 잔류된 제1, 제2산화막(25, 27)을 선택적으로 식각하여 상기 스토리지 노드 전극(26b)의 상면 및 측벽의 일부를 노출시킨다. 그런 후, 상기 결과물 전면에 질화막(28)을 형성한다. Subsequently, as illustrated in FIG. 2E, the remaining first and second oxide films 25 and 27 are selectively etched to expose portions of the top surface and sidewalls of the storage node electrode 26b. Thereafter, a nitride film 28 is formed on the entire surface of the resultant product.

그런다음, 도 2f에 도시된 바와 같이, 상기 식각후 잔류된 제1산화막(25)이 노출되는 시점까지 상기 질화막을 식각하여, 상기 스토리지 노드 전극(26b)의 상면 및 측벽의 일부를 덮는 질화막 패턴(28a)을 형성한다. 여기서, 상기 질화막의 식각 공정은 씨엠피 및 전면 건식 식각 중 어느 하나를 이용한다. Next, as illustrated in FIG. 2F, the nitride layer is etched until the first oxide layer 25 remaining after the etching is exposed, thereby covering a portion of the top surface and the sidewall of the storage node electrode 26b. (28a) is formed. Here, the nitride film etching process uses any one of CMP and full dry etching.

이후, 도 2g에 도시된 바와 같이, 상기 결과의 제1, 제2산화막을 딥 아웃 공정으로 제거한다. 이때, 상기 딥 아웃 공정이 진행됨에 따라, 상기 딥 아웃 공정에서 사용되는 습식 케미칼의 표면 장력으로 인해 상기 스토리지 노드 전극(26b)이 기울어지게 되어, 인접한 스토리지 노드 전극(26b)들간에 브릿지가 발생하더라도, 상기 스토리지 노드 전극(26b)의 상부에 형성되어 있는 상기 질화막 패턴(28a)에 의해 상기 스토리지 노드 전극(26b)들간의 쇼트가 일어나지 않게 된다. Thereafter, as shown in FIG. 2G, the resultant first and second oxide films are removed by a dip out process. At this time, as the dip-out process proceeds, the storage node electrode 26b is inclined due to the surface tension of the wet chemical used in the dip-out process, so that a bridge occurs between adjacent storage node electrodes 26b. The short between the storage node electrodes 26b is prevented by the nitride layer pattern 28a formed on the storage node electrode 26b.

이상에서와 같이, 본 발명은 스토리지 노드 전극의 상면 및 측벽의 일부를 덮도록 질화막 패턴을 형성함으로써, 후속의 딥 아웃(dip-out) 공정 시에 스토리지 노드 전극이 기울어져 인접한 스토리지 노드 전극들간에 브릿지가 발생되더라도, 상기 스토리지 노드 전극 상부에 형성된 질화막 패턴에 의해 상기 스토리지 노드 전극들간에 쇼트가 일어나는 것을 방지할 수 있다. As described above, the present invention forms a nitride film pattern to cover a portion of the top surface and sidewalls of the storage node electrode, so that the storage node electrode is inclined during the subsequent dip-out process, and thus, between adjacent storage node electrodes. Even if a bridge is generated, a short between the storage node electrodes can be prevented by a nitride film pattern formed on the storage node electrode.

Claims (3)

도전플러그가 구비된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate provided with a conductive plug; 상기 기판 상에 상기 도전플러그를 노출시키는 콘택홀을 가진 제1산화막을 형성하는 단계;Forming a first oxide film having a contact hole exposing the conductive plug on the substrate; 상기 제1산화막 상에 스토리지 노드 전극용 폴리실리콘막을 형성하는 단계;Forming a polysilicon film for a storage node electrode on the first oxide film; 상기 폴리실리콘막 상에 제2산화막을 형성하여 상기 콘택홀 구조를 매립시켜 평탄화하는 단계;Forming a second oxide film on the polysilicon film to bury the contact hole structure and planarize it; 상기 제1산화막이 노출되는 시점까지 상기 폴리실리콘막 및 상기 제2산화막 을 식각하는 단계;Etching the polysilicon layer and the second oxide layer until a time point at which the first oxide layer is exposed; 상기 잔류된 폴리실리콘막의 상부를 일부 제거하여 캐패시터의 스토리지 노드 전극을 형성하는 단계;Removing a portion of the remaining polysilicon layer to form a storage node electrode of the capacitor; 상기 잔류된 제1 및 제2산화막을 선택적으로 식각하여 상기 스토리지 노드 전극의 상면 및 측벽의 일부를 노출시키는 단계;Selectively etching the remaining first and second oxide layers to expose a portion of an upper surface and a sidewall of the storage node electrode; 상기 결과물 전면에 질화막을 형성하는 단계;Forming a nitride film over the entire surface of the resultant product; 상기 식각후 잔류된 제1산화막이 노출되는 시점까지 상기 질화막을 식각하여 상기 스토리지 노드 전극의 상면 및 측벽의 일부를 덮는 질화막 패턴을 형성하는 단계; 및Etching the nitride layer to a point where the first oxide layer remaining after the etching is exposed to form a nitride layer pattern covering a portion of an upper surface and a sidewall of the storage node electrode; And 상기 결과의 제1, 제2산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 캐패시터의 스토리지 노드 전극 형성방법.And removing the resultant first and second oxide films. 제 1항에 있어서, 상기 폴리실리콘막 및 상기 제2산화막의 식각 공정은, 씨엠피 및 전면 건식 식각 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 캐패시터의 스토리지 노드 전극 형성방법.The method of claim 1, wherein the polysilicon layer and the second oxide layer are etched using CMP or full dry etching. 제 1항에 있어서, 상기 질화막의 식각 공정은 씨엠피 및 전면 건식 식각 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 캐패시터의 스토리지 노드 전극 형성방법.The method of claim 1, wherein the etching process of the nitride layer uses any one of CMP and dry etching.
KR1020040049356A 2004-06-29 2004-06-29 Method for forming storage node electrode of semiconductor capacitor KR20060000485A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040049356A KR20060000485A (en) 2004-06-29 2004-06-29 Method for forming storage node electrode of semiconductor capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049356A KR20060000485A (en) 2004-06-29 2004-06-29 Method for forming storage node electrode of semiconductor capacitor

Publications (1)

Publication Number Publication Date
KR20060000485A true KR20060000485A (en) 2006-01-06

Family

ID=37103772

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049356A KR20060000485A (en) 2004-06-29 2004-06-29 Method for forming storage node electrode of semiconductor capacitor

Country Status (1)

Country Link
KR (1) KR20060000485A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849187B1 (en) * 2006-06-30 2008-07-30 주식회사 하이닉스반도체 Method for fabricating capacitor in semiconductor device
KR101159719B1 (en) * 2008-06-27 2012-06-26 에스케이하이닉스 주식회사 Method for Manufacturing Capacitor of Semiconductor Device
US10707216B2 (en) 2018-03-20 2020-07-07 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849187B1 (en) * 2006-06-30 2008-07-30 주식회사 하이닉스반도체 Method for fabricating capacitor in semiconductor device
KR101159719B1 (en) * 2008-06-27 2012-06-26 에스케이하이닉스 주식회사 Method for Manufacturing Capacitor of Semiconductor Device
US10707216B2 (en) 2018-03-20 2020-07-07 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US6709915B2 (en) Methods of fabricating integrated circuit memory devices
KR0184064B1 (en) Method of manufacturing capacitor of semiconductor device
KR20080088987A (en) Planarization method of dielectric layer in semiconductor device
KR20060000485A (en) Method for forming storage node electrode of semiconductor capacitor
KR100476932B1 (en) Method of forming semiconductor device with capacitor
KR100705257B1 (en) Semiconductor device and manufacturing method thereof
KR100939771B1 (en) Method for forming capacitor of semiconductor device
KR100909778B1 (en) Method of forming a semiconductor device
KR100400327B1 (en) Forming method for capacitor of semiconductor device
KR100258366B1 (en) Planarization method of semiconductor device
KR100876880B1 (en) Cylindrical Capacitor Formation Method
KR100557956B1 (en) Method for forming capacitor of semiconductor device
KR100455728B1 (en) Method for fabricating capacitor of semiconductor device
KR100466982B1 (en) Semiconductor device having capacitors and method of fabricating the same
KR20040001886A (en) Method for making capacitor in semiconductor device
KR100699685B1 (en) Semiconductor device and manufacturing method thereof
KR100390846B1 (en) Method for fabricating semiconductor device
KR100637688B1 (en) A method for forming a capacitor of a semiconductor device
KR100876879B1 (en) How to Form a Storage Node for Capacitors
KR100924207B1 (en) Method for manufacturing semiconductor device
KR20100035958A (en) Method for forming semiconductor devices
KR20090044569A (en) The method for manufacturing semiconductor device
KR20050100107A (en) Method for fabricating a cylinder type capacitor in a semiconductor memory device
KR20040096267A (en) Method for forming of capacitor
US20070132055A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application