KR100202187B1 - Capacitor of semiconductor device and its fabrication method - Google Patents
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Abstract
본 발명에 의한 반도체장치의 캐패시터에 관한 것으로 다수의 워드라인이 형성된 반도체기판 상에 상기 워드라인과 직교하는 방향(x-방향)으로는 액티브(active)영역 내에 한정되고, 상기 워드라인과 평행한 방향(y-방향)으로는 상기 액티브영역의 길이보다 크게 되어 상기 액티브영역을 덮으면서 필드영역의 일부와도 접하는 노드콘택부위를 가진 노드전극을 포함하여 이루어며, 그 형성방법으로는 반도체기판 상에 워드라인을 포함하는 필요한 회로요소를 형성시키고, 그 상면에 절연물질막을 형성시키는 단계와, 상기 절연물질막의 상면에 절연물질로 평탄화층을 형성시키는 단계와, 상기 평탄화층 및 절연물질막을 제거하여 상기 워드라인과 직교하는 방향(x-방향)으로는 액티브(active)영역 내에 한정되고 상기 워드라인과 평행한 방향(y-방향)으로는 상기 액티브영역과 필드영역의 일부를 포함하는 부분에 노드콘택홀을 형성시키는 단계와, 상기 노드콘택홀 내에 노드전극을 형성시키는 단계와, 상기 평탄화층을 부분적으로 제거하여 상기 노드전극의 상부가 드러나도록 하는 단계와, 상기 노드전극과 상기 평탄화층의 전면에 유전막과 플레이트전극용 도전물질층을 순차적으로 형성시키는 단계를 포함한다.A capacitor of a semiconductor device according to the present invention, which is defined in an active region in a direction (x-direction) orthogonal to the word line on a semiconductor substrate on which a plurality of word lines are formed, is parallel to the word line. The direction (y-direction) includes a node electrode having a node contact portion that is larger than the length of the active region and covers the active region and is also in contact with a part of the field region. Forming a necessary circuit element including a word line on the upper surface, forming an insulating material film on an upper surface thereof, forming a planarization layer of an insulating material on an upper surface of the insulating material film, and removing the planarization layer and the insulating material film In a direction orthogonal to the word line (x-direction), it is defined in an active region and in a direction parallel to the word line (y-direction). Forming a node contact hole in a portion including the active region and a portion of the field region, forming a node electrode in the node contact hole, and partially removing the planarization layer to expose an upper portion of the node electrode. And sequentially forming a conductive material layer for a dielectric film and a plate electrode on the front surface of the node electrode and the planarization layer.
Description
제1도는 종래의 반도체 장치의 캐패시터를 설명하기 위한 도면.1 is a diagram for explaining a capacitor of a conventional semiconductor device.
제2도는 종래의 반도체 장치의 캐패시터 형성방법을 설명하기 위한 도면.2 is a view for explaining a method of forming a capacitor of a conventional semiconductor device.
제3도는 본 발명에 의한 반도체 장치의 캐패시터와 그 형성방법을 설명하기 위한 도면.3 is a view for explaining a capacitor and a method of forming the semiconductor device according to the present invention.
제4도는 본 발명에 의한 반도체 장치의 캐패시터와 그 형성방법의 또 다른 실시예를 도시한 도면.4 is a view showing another embodiment of a capacitor and a method of forming the semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10, 20, 30, 40 : 반도체기판 11, 21, 31, 41 : 필드산화막10, 20, 30, 40: semiconductor substrate 11, 21, 31, 41: field oxide film
12, 22, 32, 42 : 워드라인 13, 23, 33, 43 : 층간절연막12, 22, 32, 42: word line 13, 23, 33, 43: interlayer insulating film
14, 28, 37, 47 : 노드전극 15 : 플레이트전극14, 28, 37, 47: node electrode 15: plate electrode
16, 38, 48 : 유전막 24, 36, 46 : 제1폴리실리콘층16, 38, 48: dielectric film 24, 36, 46: the first polysilicon layer
25 : 산화막 26, 35, 45 : 노드콘택홀25: oxide film 26, 35, 45: node contact hole
27, 39, 49 : 제2폴리실리콘층 33, 33', 43, 43' : 제1산화막27, 39, 49: second polysilicon layer 33, 33 ', 43, 43': first oxide film
34, 34', 34, 44, 44', 44 : 제2산화막34, 34 ', 34, 44, 44', 44: second oxide film
A, A', A : 필드영역 B, B', B : 액티브영역A, A ', A: field area B, B', B: active area
C, C', C : 노드콘택부위 D : 노드전극 형성부위C, C ', C: Node contact area D: Node electrode formation area
본 발명은 반도체장치의 캐패시터(capacitor)와 그 형성방법에 관한 것으로, 특히 캐패시터의 면적을 크게 하여 용량(capacitance)를 증대시키는 것에 적당하도록 한 반도체장치의 캐패시터와 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of forming the same, and more particularly, to a capacitor of the semiconductor device and a method of forming the capacitor, which are suitable for increasing the capacitance by increasing the area of the capacitor.
반도체 기억장치에서 기억용량이 증가할수록 각 단위소자당 허용된 캐패시터의 면적이 축소되어 용량값이 감소되므로, 이를 해결하기 위하여 평면 캐패시터에서 3차원적인 구조를 가지는 적층(stack)형, 핀(fin)형 등의 캐패시터가 제공되고 있다.As the memory capacity increases in semiconductor memory devices, the capacity of capacitors allowed for each unit element is reduced so that the capacity value is reduced. In order to solve this problem, a stack type and fin having a three-dimensional structure in a planar capacitor is solved. Capacitors such as molds are provided.
제1도는 종래의 반도체장치의 캐패시터를 설명하기 위한 도면으로, 제1도의 (a)는 종래의 반도체장치의 캐패시터에서 적층형 캐패시터의 평면도를 도시한 도면이고, 제1도의 (b)는 제1도의 (a)의 I -I 단면을 도시한 도면이고, 제1도의 (c)는 제1도의 (a)의 I'-I' 단면을 도시한 도면이며, 제2도는 종래의 반도체장치의 캐패시터 형성방법을 설명하기 위한 도면으로, 종래의 반도체장치의 캐패시터 형성방법에서 핀형 캐패시터의 형성방법을 도시한 도면이다, 이하 첨부된 도면을 참고로 종래의 반도체장치의 캐패시터와 그 형성방법을 설명하면 다음과 같다.1 is a view for explaining a capacitor of a conventional semiconductor device, Figure 1 (a) is a view showing a plan view of a stacked capacitor in the capacitor of the conventional semiconductor device, Figure 1 (b) is a view of FIG. FIG. 1A is a view showing an I-I cross section, and FIG. 1C is a view showing an I'-I 'cross section of FIG. 1A, and FIG. 2 is a capacitor formation of a conventional semiconductor device. A method for forming a fin type capacitor in a method of forming a capacitor of a conventional semiconductor device, which will be described below. Referring to the accompanying drawings, a capacitor and a method of forming the semiconductor device will be described below. same.
종래의 반도체장치의 캐패시터의 일실시예인 적층형 캐패시터는 제1도의 (a),(b),(c)도에 도시된 바와 같이, 필드(field)산화막(11)을 형성하여 필드영역(A 부위)과 직사각형 모양의 액티브(active)영역(B 부위)영역을 구분시킨 반도체기판(10)상에서 층간절연막(13)에 의해 기판과 절연되면서 워드라인(word line)(12)사이의 액티브영역(B 부위)내에 노드콘택(node contact)부위(C 부위)가 한정되고, 그 상면에 두 층(層)의 폴리실리콘(polysilicon)층 즉, 노드전극(저장전극)(14)과 플레이트전극(15)이 적재되어 형성되고, 그 사이에 유전막(16)을 형성시켜서 이루어진다.A stacked capacitor, which is an example of a capacitor of a conventional semiconductor device, forms a field oxide film 11, as shown in FIGS. 1A, 1B, and 3C, to form a field region A region. ) And the active region B between the word lines 12 while being insulated from the substrate by the interlayer insulating film 13 on the semiconductor substrate 10 in which a rectangular active region B region is divided. A node contact portion (C portion) is defined in the region, and two layers of polysilicon layers, namely, the node electrode (storage electrode) 14 and the plate electrode 15 are formed on the upper surface thereof. Is formed by stacking the dielectric film 16 therebetween.
그리고 종래의 반도체장치의 캐패시터 형성방법의 일실시예로 핀형 캐패시터를 형성하기 위해서는 우선 반도체기판(20)상에 워드라인(22)과 필드산화막(21)을 포함하는 필요한 회로요소를 형성시키고, 제2도의 (a)와 같이, 그 상면에 층간절연막(23), 제1폴리실리콘(polysilicon)층(24), 산화막(25)을 순차적으로 형성시킨다.In order to form a fin type capacitor as an example of a method of forming a capacitor of a conventional semiconductor device, first, necessary circuit elements including a word line 22 and a field oxide film 21 are formed on a semiconductor substrate 20. As shown in FIG. 2A, an interlayer insulating film 23, a first polysilicon layer 24, and an oxide film 25 are sequentially formed on the upper surface thereof.
이어서 제2도의 (b)와 같이, 반도체기판(20)상의 층간절연막(23), 제1폴리실리콘층(24), 산화막(25)을 사진식각하여 노드콘택홀(26)을 형성시킨 후에, 그 전면에 제2폴리실리콘(polysilicon)층(27)을 형성시킨다.Subsequently, as shown in FIG. 2B, after the interlayer insulating film 23, the first polysilicon layer 24, and the oxide film 25 are photographed on the semiconductor substrate 20, the node contact hole 26 is formed. A second polysilicon layer 27 is formed on the entire surface thereof.
그리고 제2도의 (c)와 같이, 노드전극 형성부위(D 부위)를 제외한 제2폴리실리콘층을 사진식각하고, 노출된 산화막을 습식식각으로 제거하여, 가장자리가 핀 형태로 된 핀형 캐패시터의 노드전극(28)을 형성시킨다.As shown in (c) of FIG. 2, the second polysilicon layer except for the node electrode forming region (D region) is photographed and the exposed oxide film is removed by wet etching, thereby forming a fin-shaped node having a fin-shaped edge. The electrode 28 is formed.
그 후에는 노드전극의 표면에 유전체막을 형성시킨 후에, 그 상면에 플레이트(plate)전극을 형성시켜서 플레이트전극과 노드전극사이의 유전막으로서 핀형 캐패시터를 형성시킨다.(도면에 도시안함)Thereafter, a dielectric film is formed on the surface of the node electrode, and then a plate electrode is formed on the upper surface thereof to form a fin capacitor as a dielectric film between the plate electrode and the node electrode (not shown).
그러나 종래의 반도체장치의 캐패시터에서 적층형 캐패시터에서 노드전극은 콘택부위가 액티브영역내에 한정되어서, 콘택부위의 면적을 크게 하더라도 캐패시터의 용량은 증가되지 않아 최대 용량이 제한되는 문제가 발생되었으며, 핀형 캐패시터에서 노드전극은 습식식각을 이용하여 형성시키는데 이때, 핀형태로 형성시킨 노드전극의 가장자리가 손상되는 문제가 발생되었다.However, in the conventional capacitor of the semiconductor device, in the stacked capacitor, the node electrode has a limited contact area in the active region, and even though the contact area is increased, the capacity of the capacitor does not increase, causing a problem that the maximum capacity is limited. The node electrode is formed by using wet etching. At this time, the edge of the node electrode formed in the shape of a pin is damaged.
또한 종래의 반도체장치의 캐패시터 형성방법에서 핀형 캐패시터를 형성시킬때에 노드전극용을 층간절연막상에 오정렬(misalign)하여 형성시킬 경우에는 워드라인과 플레이트전극 사이에 단락(short)현상이 발생하게 되는 문제가 발생하였으며, 캐패시터를 형성시키기 위하여 다단계의 식각공정을 진행시킴으로 인하여 공정단계가 복잡하여 공정마진이 저하되는 문제가 발생하였다.In the conventional capacitor forming method of the semiconductor device, when the fin capacitor is formed by misaligning the node electrode on the interlayer insulating layer, a short circuit occurs between the word line and the plate electrode. There was a problem, and the process step was complicated by the multi-step etching process to form the capacitor, which caused a problem of lowering the process margin.
본 발명의 목적은 이러한 문제를 해결하기 위하여 인출된 것으로 캐패시터의 노드전극의 콘택부위가 반도체기판상에서 워드라인과 직교하는 방향(x-방향)으로는 액티브(active)영역 내에 노드콘택부위가 형성되고, 워드라인과 평행한 방향(y-방향)으로는 액티브영역의 길이보다 크게하여 필드영역의 일부와도 접하게 하므로 용량을 증가시키고, 공정을 단순히 하는 반도체장치의 캐패시터와 그 형성방법을 제공함에 있다.An object of the present invention is drawn to solve this problem, and the node contact region is formed in the active region in the direction (x-direction) orthogonal to the word line on the semiconductor substrate. In the direction parallel to the word line (y-direction), it is larger than the length of the active region so as to be in contact with a part of the field region, thereby providing a capacitor and a method of forming the semiconductor device which increase the capacity and simplify the process. .
본 발명에 의한 반도체장치의 캐패시터는 반도체기판과, 상기 반도체기판 상의 필드영역에 형성되어 액티브(active)영역을 한정하는 필드산화막과, 상기 반도체기판 상에 형성된 워드라인과, 상기 반도체기판 상에 상기 워드라인을 덮도록 형성된 평탄화층과, 상기 평탄화층에 상기 워드라인과 직교하는 방향(x-방향)으로는 액티브영역 내에 한정되고 상기 워드라인과 평행한 방향(y-방향)으로는 상기 액티브영역의 길이보다 길어 상기 필드산화막의 일부를 노출시키는 노드콘택홀과, 상기 노드콘택홀에 의해 노출된 상기 액티브영역 및 필드산화막의 일부와 접촉되는 노드콘택부위를 갖는 노드전극을 포함한다.A capacitor of a semiconductor device according to the present invention includes a semiconductor substrate, a field oxide film formed in a field region on the semiconductor substrate to define an active region, a word line formed on the semiconductor substrate, and the semiconductor substrate on the semiconductor substrate. A planarization layer formed to cover a word line, and the active area in a direction (x-direction) orthogonal to the word line to the planarization layer and in a direction parallel to the word line (y-direction) And a node electrode having a node contact hole, the node contact hole exposing a portion of the field oxide film and having a node contact portion in contact with a portion of the active region and the field oxide film exposed by the node contact hole.
본 발명에 의한 반도체장치의 캐패시터의 형성방법은 반도체기판 상에 액티브(active)영역과 필드영역을 한정하는 필드산화막을 형성하는 단계와, 상기 반도체기판 상에 워드라인을 포함하는 필요한 회로요소를 형성시키고, 그 상면에 절연물질막을 형성시키는 단계와, 상기 절연물질막의 상면에 절연물질로 평탄화층을 형성시키는 단계와, 상기 평탄화층 및 절연물질막을 제거하여 상기 워드라인과 직교하는 방향(x-방향)으로는 상기 액티브(active)영역 내에 한정되고 상기 워드라인과 평행한 방향(y-방향)으로는 상기 액티브영역과 필드산화막의 일부가 포함되는 부분을 노출하는 노드콘택홀을 형성시키는 단계와, 상기 평탄화층 상에 상기 노드콘택홀을 통해 상기 노출된 액티브영역과 상기 필드산화막의 일부와 접촉되는 노드전극용 도전물질층을 증착하고 상기 평탄화층 상의 상기 도전물질층을 화학기계연마(CMP;Chemical Mechanical Polishing)법으로 제거하여 상기 노드콘택홀 내에 노드전극을 형성시키는 단계와, 상기 평탄화층을 습식식각 또는 등방성 건식식각으로 부분적으로 제거하여 상기 노드전극의 상부를 노출시키는 단계와, 상기 노드전극과 상기 평탄화층의 전면에 유전막과 플레이트전극용 도전물질층을 순차적으로 형성시키는 단계를 구비한다.The method of forming a capacitor of a semiconductor device according to the present invention comprises the steps of forming a field oxide film defining an active region and a field region on a semiconductor substrate, and forming necessary circuit elements including word lines on the semiconductor substrate. Forming an insulating material film on an upper surface thereof, forming a planarization layer of an insulating material on an upper surface of the insulating material film, and removing the planarization layer and the insulating material film to be perpendicular to the word line (x-direction). ) Forming a node contact hole defined in the active region and exposing a portion including the active region and a portion of the field oxide layer in a direction parallel to the word line (y-direction); The conductive material layer for the node electrode which is in contact with the exposed active region and a part of the field oxide layer is formed on the planarization layer through the node contact hole. Removing the conductive material layer on the planarization layer by chemical mechanical polishing (CMP) to form a node electrode in the node contact hole, and partially forming the planarization layer by wet etching or isotropic dry etching. Removing and exposing an upper portion of the node electrode, and sequentially forming a dielectric layer and a conductive layer for plate electrode on the front surface of the node electrode and the planarization layer.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 의한 반도체장치의 캐패시터와 그 형성방법을 설명하기 위한 도면으로, 제3도의 (a)에서 (g)도는 본 발명에 의한 캐패시터 형성방법의 실시예를 도시한 도면이고, 제3도의 (h)도는 본 발명에 의한 캐패시터의 평면도를 도시한 도면이며, 제3도의 (i)도는 제3도의 (h)도의 ll-ll 단면을 도시한 도면이다.3 is a view for explaining a capacitor and a method of forming the semiconductor device according to the present invention, Figure 3 (a) to (g) is a view showing an embodiment of the method for forming a capacitor according to the present invention. FIG. 3 (h) shows a plan view of a capacitor according to the present invention, and FIG. 3 (i) shows a ll-ll cross section of FIG. 3 (h).
본 발명에 의한 반도체장치의 캐패시터를 형성시키기 위해서는 우선, 제3도의 (a)와 같이, 반도체기판(30)상에 필드산화막(31)을 형성하여 필드영역(A' 부위)과 직사각형 모양의 액티브영역(B' 부위)영역을 구분시킨 후에, 워드라인(32)을 포함하는 필요한 회로요소를 형성시키고, 그 상면에 제1산화막(33)을 증착하여 형성시킨다.In order to form the capacitor of the semiconductor device according to the present invention, first, as shown in FIG. 3A, the field oxide film 31 is formed on the semiconductor substrate 30 to form a field region (A 'portion) and a rectangular active shape. After dividing the region (B 'region), a necessary circuit element including the word line 32 is formed, and a first oxide film 33 is deposited on the upper surface thereof.
이어서 , 제3도의 (b)와 같이, 제1산화막(33)의 상면에 평탄화층으로 제2산화막(34)을 형성시킨다.Subsequently, as shown in FIG. 3B, a second oxide film 34 is formed on the upper surface of the first oxide film 33 as a planarization layer.
그리고, 제3도의 (c)와 같이, 제2산화막(34)의 상면에 노드콘택부위(C' 부위)를 정의하는 포토레지스트패턴(PR)을 형성시키고, 포토레지스트패턴(PR)을 마스크로 노드콘택부위의 제1산화막(33')과 제2산화막(34')을 건식식각으로 제거하여 실리더형의 노드콘택을(35)을 형성시킨다.Then, as shown in (c) of FIG. 3, a photoresist pattern PR defining a node contact portion (C 'region) is formed on the upper surface of the second oxide film 34, and the photoresist pattern PR is used as a mask. The first oxide layer 33 ′ and the second oxide layer 34 ′ of the node contact portion are removed by dry etching to form a cylinder-type node contact 35.
상기에서 포토레지스트패턴(PR)은 제2산화막(34)의 상면에 도포한 후 워드라인(32)과 직교하는 방향(x-방향)으로는 액티브영역(B)내의 일부와, 워드라인(32)과 평행한 방향(y-방향)으로는 액티브영역(B)와 필드영역(A') 상단 일부까지 포함하는 부위에 잔류하도록 패터닝하여 노드콘택부위의 제2산화막(34)을 개방시킨다.The photoresist pattern PR is coated on the upper surface of the second oxide film 34 and then, in the direction orthogonal to the word line 32 (x-direction), a part of the active region B and the word line 32 are formed. ) Is patterned so as to remain in a portion including the upper portion of the active region B and the field region A 'in a direction parallel to the (y-direction) to open the second oxide layer 34 at the node contact region.
이어서 제3도의 (d)와 같이, 포토레지스트패턴(PR)을 제거하고, 제2산화막(34')과 노드콘택홀(35)의 전면에 노드전극용 도전물질층으로 제1폴리실리콘층(36)을 증착하여 형성시킨다.Subsequently, as shown in FIG. 3D, the photoresist pattern PR is removed, and the first polysilicon layer is formed as a conductive material layer for the node electrode on the entire surface of the second oxide layer 34 ′ and the node contact hole 35. 36) is formed by vapor deposition.
그리고 제3도의 (e)와 같이, 제2산화막(34')의 상면에 형성된 제1폴리실리콘층을 화학 기계 연마(CMP;Chemical Mechanical Polishing)법으로 제거하여 노드콘택홀에 실리더형의 노드전극(37)을 형성시킨다.As shown in (e) of FIG. 3, the first polysilicon layer formed on the upper surface of the second oxide film 34 'is removed by chemical mechanical polishing (CMP) to form a node of a cylinder type in the node contact hole. The electrode 37 is formed.
이어서 제3도의 (f)와 같이, 제2산화막(34)을 습식식각 또는 등방성 건식 식각으로 부분적으로 제거하여 노드전극(37)의 상부가 드러나도록 한다.Subsequently, as shown in FIG. 3 (f), the second oxide layer 34 is partially removed by wet etching or isotropic dry etching to expose the upper portion of the node electrode 37.
그리고 제3도의 (g)와 같이, 노드전극(37)의 상부가 드러난 제2산화막(34)의 전면에 유전막(38)과 플레이트전극용 도전물질층으로 제2폴리실리콘층(39)을 순차적으로 형성시킨다.As shown in (g) of FIG. 3, the second polysilicon layer 39 is sequentially formed as the dielectric layer 38 and the conductive material layer for the plate electrode on the entire surface of the second oxide layer 34 where the top of the node electrode 37 is exposed. To form.
그 후에는, 종래의 기술과 같이, 유전막과 제2폴리실리콘층을 사진식각하여 노드전극과 유전막과 플레이트전극으로 이루어진 캐패시터를 형성시킨다.After that, as in the prior art, the dielectric film and the second polysilicon layer are photo-etched to form a capacitor including the node electrode, the dielectric film, and the plate electrode.
즉, 본 발명에 의한 캐패시터 형성방법에 의해 형성된 캐패시터는 제3도의 (h)와 (i)도에 도시된 바와 같이, 반도체기판(30)상에서 워드라인(32)과 직교하는 방향(x-방향)으로는 액티브(active)영역(B' 부위)내에 형성되고, 워드라인과 평행한 방향(y-방향)으로는 액티브영역의 길이보다 크게 되어 액티브영역을 덮으면서 필드산화막(31)의 필드영역(A' 부위)의 일부와도 접하는 노드콘택부위(C' 부위)를 가진 실리더형의 노드전극(37)을 포함하여 이루어진다.That is, the capacitor formed by the capacitor forming method according to the present invention has a direction (x-direction) orthogonal to the word line 32 on the semiconductor substrate 30, as shown in (h) and (i) of FIG. ) Is formed in the active region (B 'region), and is larger than the length of the active region in the direction parallel to the word line (y-direction), covering the active region and covering the field region of the field oxide film 31. It comprises the cylinder type node electrode 37 which has a node contact site (C 'site | part) which also contacts a part of (A' site | part).
제4도는 본 발명에 의한 캐패시터와 그 형성방법의 또 다른 실시예를 도시한 도면으로, 노드전극을 그 상단이 나팔형태로 된 컵모양으로 형성시킨 캐패시터의 형성방법을 도시한 도면이다.4 is a view showing another embodiment of a capacitor and a method of forming the same according to the present invention, showing a method of forming a capacitor in which a node electrode is formed in a cup shape having an upper end thereof in a trumpet shape.
즉, 본 발명에 의한 캐패시터 형성방법에서 제4도의 (a)와 같이, 반도체기판(40)상에 필드산화막(41)을 형성하여 필드영역(A 부위)과 직사각형 모양의 액티브영역(B 부위)영역을 구분시킨 후에, 워드라인(42)을 포함하는 필요한 회로요소를 형성시키고, 그 상면에 층간 절연물질막으로 제1산화막(43)을, 평탄화층으로 제2산화막(44)을 순차적으로 형성시키고, 제2산화막의 상면에는 노드콘택부위(C 부위)를 정의하는 포토레지스트패턴(PR)을 형성시키고, 포토레지스트패턴(PR)을 마스크로 노드콘택부위의 제2산화막(44)을 습식방법으로 1차 식각한 후에, 건식방법으로 2차 식각하여 상단이 나팔형태로 된 컵모양의 노드콘택홀(45)을 형성시킨다.That is, in the method for forming a capacitor according to the present invention, as shown in FIG. 4A, the field oxide film 41 is formed on the semiconductor substrate 40 to form a field region (A region) and a rectangular active region (B region). After dividing the regions, necessary circuit elements including the word lines 42 are formed, and the first oxide film 43 is formed on the upper surface thereof as the interlayer insulating material film and the second oxide film 44 is formed as the planarization layer. On the upper surface of the second oxide film, a photoresist pattern PR defining a node contact region (C region) is formed, and the second oxide film 44 of the node contact region is wetted with the photoresist pattern PR as a mask. After primary etching, the secondary etching is performed by a dry method to form a cup-shaped node contact hole 45 having an upper end in a trumpet shape.
상기에서 포토레지스트패턴(PR)은 제2산화막(44)의 상면에 도포한 후 워드라인(42)과 직교하는 방향(x-방향)으로는 액티브영역(B)내의 일부와, 워드라인(42)과 평행한 방향(y-방향)으로는 액티브영역(B)와 필드영역(A) 상단 일부까지 포함하는 부위에 잔류하도록 패터닝하여 노드콘택부위의 제2산화막(44)을 개방시킨다.The photoresist pattern PR is coated on the upper surface of the second oxide film 44, and then, in the direction (x-direction) perpendicular to the word line 42, a part of the active region B and the word line 42 are formed. ) Is patterned so as to remain in a portion including the active region B and a part of the upper end of the field region A in the direction parallel to (y-direction) to open the second oxide layer 44 at the node contact region.
이어서 제4도의 (b)와 같이, 포토레지스트패턴(PR)을 제거하고, 제2산화막(44)과 노드콘택홀(45)의 전면에 노드전극용 도전물질층으로 제1폴리실리콘층(46)을 증착하여 형성시킨다.Subsequently, as shown in FIG. 4B, the photoresist pattern PR is removed, and the first polysilicon layer 46 is formed as a conductive material layer for the node electrode on the entire surface of the second oxide film 44 and the node contact hole 45. ) Is formed by vapor deposition.
그리고 제4도의 (c)와 같이, 제2산화막(44)의 상면에 형성된 제1폴리실리콘층(46)을 화학 기계 연마법으로 제거하여 노드콘택홀(45)에 상부가 나팔형태로 된 컵모양의 노드전극(47)을 형성시킨다.As shown in FIG. 4C, the first polysilicon layer 46 formed on the upper surface of the second oxide film 44 is removed by chemical mechanical polishing, and the cup is formed in the shape of a trumpet in the top of the node contact hole 45. The node electrode 47 is formed.
이어서 제4도의 (d)와 같이, 제2산화막(44)을 등방성 습식식각으로 부분적으로 제거하여 노드전극(47)의 상부가 드러나도록 한다.Subsequently, as shown in FIG. 4D, the second oxide layer 44 is partially removed by isotropic wet etching so that the upper portion of the node electrode 47 is exposed.
그리고 제4도의 (e)와 같이, 노드전극(47)의 표면과 이 노드전극(47)의 상부가 드러난 제2산화막(44')의 전면에 유전막(48)과 플레이트전극용 도전물질층으로 제2폴리실리콘층(49)을 순차적으로 형성시킨다.As shown in (e) of FIG. 4, the dielectric layer 48 and the conductive material layer for the plate electrode are formed on the entire surface of the node electrode 47 and on the entire surface of the second oxide film 44 'where the top of the node electrode 47 is exposed. The second polysilicon layer 49 is formed sequentially.
그 후에는, 종래의 기술과 같이, 유전막과 제2폴리실리콘층을 사진식각하여 노드전극과 유전막과 플레이트전극으로 이루어진 캐패시터를 형성시킨다.After that, as in the prior art, the dielectric film and the second polysilicon layer are photo-etched to form a capacitor including the node electrode, the dielectric film, and the plate electrode.
본 발명에 의한 반도체장치의 캐패시터는 실린더형이나 상단이 나팔형태로 된 컵모양으로 형성되며, 노드전극의 콘택부위가 반도체기판상에서 워드라인과 직교하는 방향(x-방향)으로는 액티브(active)영역내에 노드콘택부위가 형성되고, 워드라인과 평행한 방향(y-방향)으로는 액티브영역의 길이보다 크게 되어 액티브영역을 덮으면서 필드영역의 일부와도 접하게 되어서, 콘택부위의 사이즈를 크게 할수록 캐패시터의 표면적이 증가되어 용량이 커지게 된다.The capacitor of the semiconductor device according to the present invention is formed in the shape of a cup having a cylinder shape or a trumpet shape at the top, and is active in a direction (x-direction) orthogonal to the word line on the semiconductor substrate. The node contact portion is formed in the region, and in the direction parallel to the word line (y-direction), it is larger than the length of the active region and covers a portion of the field region while covering the active region, so that the size of the contact region increases. The surface area of the capacitor is increased to increase its capacity.
또한 본 발명에 의한 캐패시터 형성방법에서는 노드전극을 화학 기계 연마법으로 노드전극을 형성시키므로 공정이 단순해 지며, 이로 인하여 공정마진이 향상된다.In addition, in the capacitor forming method according to the present invention, since the node electrode is formed by chemical mechanical polishing, the process is simplified, and thus the process margin is improved.
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| KR1019950005717A KR100202187B1 (en) | 1995-03-18 | 1995-03-18 | Capacitor of semiconductor device and its fabrication method |
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|---|---|---|---|
| KR1019950005717A KR100202187B1 (en) | 1995-03-18 | 1995-03-18 | Capacitor of semiconductor device and its fabrication method |
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| KR960036061A KR960036061A (en) | 1996-10-28 |
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Family Applications (1)
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| KR1019950005717A KR100202187B1 (en) | 1995-03-18 | 1995-03-18 | Capacitor of semiconductor device and its fabrication method |
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1995
- 1995-03-18 KR KR1019950005717A patent/KR100202187B1/en not_active IP Right Cessation
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| KR960036061A (en) | 1996-10-28 |
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