KR100881738B1 - Manufacturing Method of Semiconductor Device - Google Patents

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KR100881738B1
KR100881738B1 KR1020020085070A KR20020085070A KR100881738B1 KR 100881738 B1 KR100881738 B1 KR 100881738B1 KR 1020020085070 A KR1020020085070 A KR 1020020085070A KR 20020085070 A KR20020085070 A KR 20020085070A KR 100881738 B1 KR100881738 B1 KR 100881738B1
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Abstract

본 발명은 셀플레이트로 작용하는 상부전극의 끝단과 주변지역의 금속콘택과의 스페이스가 작아짐에 따른 누설전류를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 셀지역과 주변지역이 정의된 반도체 기판 상부에 하부전극의 높이는 결정짓는 스토리지노드산화막을 형성하는 단계, 상기 셀지역의 스토리지노드산화막을 일부 식각하여 홈을 형성하는 단계, 상기 홈을 형성하는 상기 스토리지노드산화막을 식각하여 상기 홈보다 낮은 위치에 하부전극 예정 영역을 형성하는 단계, 상기 하부전극 예정 영역내에 하부전극을 형성하는 단계, 상기 하부전극 상에 상기 홈에 안착되는 유전막과 상부전극의 적층막을 형성하는 단계, 상기 적층막을 포함한 전면에 금속간절연막을 형성하는 단계, 상기 금속간절연막을 식각하여 상기 상부전극의 일부와 상기 주변지역의 일부를 개방시키는 금속배선용 콘택홀을 형성하는 단계, 및 상기 금속배선용 콘택홀에 매립되는 금속콘택과 금속배선을 형성하는 단계를 포함한다.
The present invention is to provide a method for manufacturing a semiconductor device suitable for preventing leakage current as the space between the end of the upper electrode acting as a cell plate and the metal contact in the peripheral area becomes smaller, the present invention provides a cell area and the peripheral area Forming a storage node oxide layer determining a height of a lower electrode on the defined semiconductor substrate, forming a groove by partially etching the storage node oxide layer of the cell region, and etching the storage node oxide layer forming the groove Forming a lower electrode predetermined region at a lower position than the groove, forming a lower electrode in the lower electrode predetermined region, forming a stacked layer of a dielectric film and an upper electrode seated in the groove on the lower electrode; Forming an intermetallic insulating film on the entire surface including the laminated film; etching the intermetallic insulating film Over a step, and forming a metal contact and the metal wires embedded in the contact hole metal wiring for forming the metal wiring portion and the contact hole to open a part of the peripheral area of the upper electrode.

캐패시터, 상부전극, 슬로프, 주변지역, 금속콘택Capacitor, Upper Electrode, Slope, Surrounding Area, Metal Contact

Description

반도체 소자의 제조 방법{Method for fabrication of semiconductor device} Method for fabricating a semiconductor device             

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 간략히 도시한 도면,1 is a view briefly showing a method of manufacturing a semiconductor device according to the prior art,

도 2는 도 1의 X 부분을 도시한 평면도,2 is a plan view showing a portion X of FIG.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film

33 : 워드라인패턴 35 : 제1층간절연막33: word line pattern 35: first interlayer insulating film

36 : 랜딩플러그 37 : 제2층간절연막36: landing plug 37: second interlayer insulating film

39 : 비트라인 41 : 제3층간절연막39: bit line 41: third interlayer insulating film

42 : 스토리지노드콘택 43 : 식각배리어막42: storage node contact 43: etching barrier film

44 : 제4층간절연막 45 : 마스크층44: fourth interlayer insulating film 45: mask layer

46 : 홈 48 : 하부전극46 groove 48 lower electrode

50 ; 유전막 51 : 상부전극50; Dielectric Film 51: Upper Electrode

53a,53b : 금속배선
53a, 53b: metal wiring

본 발명은 반도체 제조 기술에 관한 것으로, 특히 셀효율을 증가시키면서 캐패시터 용량을 증대시키기 위한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device for increasing capacitor capacity while increasing cell efficiency.

최근에 메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다. In recent years, the area occupied by a capacitor has been decreasing due to the high integration, miniaturization, and high speed of the memory device. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be secured at least.

캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부전극을 실린더(Cyclinder) 구조, 스택(Stack) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터의 하부전극의 유효 표면적을 극대화시키고 있다. In order to secure the capacitance of the capacitor, the lower electrode of the capacitor is formed into various structures such as a cylinder structure, a stack structure, and a concave structure, thereby reducing the effective surface area of the capacitor's lower electrode under a limited area. Maximizing.

그리고, 디자인룰이 더욱 작아지면서 캐패시터 용량을 확보하기 위해 캐패시터 구조를 SIS(Silicon Insulator Silicon)에서 MIS(Meta Insulator Silicon) 또는 MIM(Metal Insulator Metal) 구조로 변경하고 있으며, 이에 따라 셀플레이트(Cell plate)를 금속막으로 적용하고 있다.As the design rule becomes smaller, the capacitor structure is changed from silicon insulator silicon (SIS) to metal insulator silicon (MIS) or metal insulator metal (MIM) structure in order to secure capacitor capacity. ) Is applied to the metal film.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 간략히 도시한 도면이다.1 is a view briefly illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 셀지역과 주변지역이 정의된 반도체 기판(11)에 필드산화막(12)을 형성한 후, 반도체 기판(11) 및 필드산화막(12) 상에 스페이서(14)를 구비하는 워드라인패턴(13)을 형성한다.As shown in FIG. 1, after the field oxide film 12 is formed on the semiconductor substrate 11 in which the cell region and the peripheral region are defined, spacers 14 are formed on the semiconductor substrate 11 and the field oxide film 12. A word line pattern 13 is formed.

다음에, 워드라인패턴(13) 상에 제1층간절연막(15)을 형성한 후, 제1층간절연막(15)을 식각하여 랜딩플러그용 콘택홀을 형성하고, 랜딩플러그용 콘택홀에 매립되어 반도체 기판(11)과 연결되는 랜딩플러그(16)를 형성한다. 이때, 비트라인콘택이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그가 동시에 형성되며, 이러한 랜딩플러그(16)는 셀지역에만 형성된다.Next, after the first interlayer insulating film 15 is formed on the word line pattern 13, the first interlayer insulating film 15 is etched to form a landing plug contact hole, and is then embedded in the landing plug contact hole. A landing plug 16 connected to the semiconductor substrate 11 is formed. In this case, a landing plug to which the bit line contact is to be contacted and a landing plug to which the storage node contact is to be contacted are formed at the same time.

다음에, 랜딩플러그(16) 상에 제2층간절연막(17)을 형성한 후, 제2층간절연막(17)을 식각하여 비트라인콘택이 콘택될 랜딩플러그(16) 상부를 개방시키는 비트라인콘택홀을 형성하고, 개방된 비트라인콘택홀내에 배리어메탈(18)을 형성한다. 다음에, 배리어메탈(18) 상에 스페이서(20)를 구비하는 비트라인패턴(19)을 형성한다. 이때, 비트라인패턴(19)은 셀지역과 주변지역 모두 형성된다.Next, after forming the second interlayer insulating film 17 on the landing plug 16, the second interlayer insulating film 17 is etched to open the top of the landing plug 16 to which the bit line contact is to be contacted. A hole is formed and a barrier metal 18 is formed in the open bit line contact hole. Next, a bit line pattern 19 having spacers 20 is formed on the barrier metal 18. At this time, the bit line pattern 19 is formed in both the cell region and the peripheral region.

다음에, 비트라인패턴(19)을 포함한 전면에 제3층간절연막(21)을 형성한 후, 제3층간절연막(21)과 제2층간절연막(17)을 동시에 식각하여 스토리지노드콘택이 콘택될 랜딩플러그(16) 상부를 개방시키는 스토리지노드콘택홀을 형성한다. 다음에, 스토리지노드콘택홀에 매립되는 스토리지노드콘택(22)을 형성한다.Next, after the third interlayer insulating film 21 is formed on the entire surface including the bit line pattern 19, the third interlayer insulating film 21 and the second interlayer insulating film 17 are simultaneously etched to contact the storage node. A storage node contact hole for opening the top of the landing plug 16 is formed. Next, a storage node contact 22 embedded in the storage node contact hole is formed.

다음에, 제3층간절연막(21) 상에 식각배리어막(23)을 형성한 후, 패터닝하여 셀지역에만 식각배리어막(23)을 잔류시킨 후, 식각배리어막(23) 상에 제4층간절연막(24)을 형성한다. 다음에, 제4층간절연막(24)과 식각배리어막(23)을 식각하여 스토리지노드콘택(22)을 노출시키는 하부전극 예정 영역을 형성한 후, 하부전극 예정영역에 하부전극(25)을 형성한다. 다음에, 하부전극(25) 상에 유전막(26)과 상부전 극(27)을 차례로 형성한다. 이때, 유전막(26)과 상부전극(27)은 셀지역에만 형성되고, 상부전극(27)은 셀플레이트(Cell plate)로 작용한다.Next, after the etching barrier film 23 is formed on the third interlayer insulating film 21, the etching barrier film 23 is left only in the cell region by patterning, and then the fourth interlayer is formed on the etching barrier film 23. The insulating film 24 is formed. Next, after forming the lower electrode predetermined region exposing the storage node contact 22 by etching the fourth interlayer insulating layer 24 and the etching barrier layer 23, the lower electrode 25 is formed in the predetermined lower electrode region. do. Next, the dielectric film 26 and the upper electrode 27 are sequentially formed on the lower electrode 25. In this case, the dielectric layer 26 and the upper electrode 27 are formed only in the cell region, and the upper electrode 27 serves as a cell plate.

다음에, 상부전극(27) 상에 금속간절연막(28)을 형성한 후, 금속콘택마스크를 이용하여 금속간절연막(28)을 식각하여 상부전극(27)의 일부와 주변지역의 비트라인패턴(19)의 일부를 노출시키는 금속배선용 콘택홀을 형성한다.Next, after the intermetallic insulating film 28 is formed on the upper electrode 27, the intermetallic insulating film 28 is etched by using a metal contact mask to form a bit line pattern of a part of the upper electrode 27 and a peripheral region. A metal contact hole is formed to expose a portion of (19).

다음에, 금속배선용 콘택홀내에만 배리어메탈(29)을 형성한 후, 금속막을 증착 및 패터닝하여 상부전극(27)에 연결되는 금속배선(30a)과 주변지역의 비트라인패턴(19)에 연결되는 금속배선(30b)을 형성한다. 여기서, 금속배선(30a, 30b)들은 금속콘택이 일체화된 것이다.Next, after forming the barrier metal 29 only in the contact hole for metal wiring, the metal film is deposited and patterned, and then connected to the metal wiring 30a connected to the upper electrode 27 and the bit line pattern 19 in the peripheral region. A metal wiring 30b is formed. Here, the metal wires 30a and 30b are integrated with metal contacts.

종래 기술에서는 셀플레이트로 작용하는 상부전극을 폴리실리콘막과 금속막의 이중막으로 이용하고 있다.In the prior art, an upper electrode serving as a cell plate is used as a double film of a polysilicon film and a metal film.

도 2는 도 1의 X 부분을 도시한 평면도이다.FIG. 2 is a plan view illustrating a portion X of FIG. 1.

그러나, 이중막을 상부전극으로 이용함에 따라 상부전극(27) 식각시에 슬로프(slope)가 45°이상 형성되는 것을 피할 수 없고, 더욱이 이중막을 이용하면 두께가 두꺼울수록 슬로프에 의해 상부전극의 끝단과 주변지역의 금속콘택과의 스페이스가 작아져 누설전류가 발생하는 문제가 있다. 이는 상부전극(27)에 인가되는 Vcp가 불균일하게 바이어스되는 문제가 발생될 수 있으므로 상부전극의 끝단과 주변지역의 금속콘택간의 스페이스를 확보해야만 한다.
However, when the double layer is used as the upper electrode, a slope (slope) of 45 ° or more cannot be avoided when the upper electrode 27 is etched. Moreover, when the double layer is used, the thicker the thickness, the lower end and the end of the upper electrode. There is a problem in that a leakage current is generated because the space with the metal contact in the surrounding area becomes small. This may cause a problem in that V cp applied to the upper electrode 27 is unevenly biased, so a space between the end of the upper electrode and the metal contact in the peripheral region should be secured.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 셀플레이트로 작용하는 상부전극의 끝단과 주변지역의 금속콘택과의 스페이스가 작아짐에 따른 누설전류를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the above problems of the prior art, a method of manufacturing a semiconductor device suitable for preventing the leakage current caused by the small space between the end of the upper electrode acting as a cell plate and the metal contact in the peripheral region The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 셀지역과 주변지역이 정의된 반도체 기판 상부에 하부전극의 높이는 결정짓는 스토리지노드산화막을 형성하는 단계, 상기 셀지역의 스토리지노드산화막을 일부 식각하여 홈을 형성하는 단계, 상기 홈을 형성하는 상기 스토리지노드산화막을 식각하여 상기 홈보다 낮은 위치에 하부전극 예정 영역을 형성하는 단계, 상기 하부전극 예정 영역내에 하부전극을 형성하는 단계, 상기 하부전극 상에 상기 홈에 안착되는 유전막과 상부전극의 적층막을 형성하는 단계, 상기 적층막을 포함한 전면에 금속간절연막을 형성하는 단계, 상기 금속간절연막을 식각하여 상기 상부전극의 일부와 상기 주변지역의 일부를 개방시키는 금속배선용 콘택홀을 형성하는 단계, 및 상기 금속배선용 콘택홀에 매립되는 금속콘택과 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 홈을 형성하는 단계는 상기 스토리지노드산화막 상에 상기 셀지역을 오픈시키고 상기 주변지역을 덮는 마스크층을 형성하는 단계, 및 상기 마스크층을 식각마스크로 이용하여 상기 오픈된 셀지역의 스토리지노드산화막을 일부 식각 하는 단계를 포함하는 것을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a storage node oxide film that determines the height of the lower electrode on the upper portion of the semiconductor substrate defined cell region and peripheral region, the storage node oxide film of the cell region Etching to form a groove, etching the storage node oxide layer forming the groove to form a lower electrode predetermined region at a lower position than the groove, forming a lower electrode in the predetermined region of the lower electrode, the lower portion Forming a laminated film of a dielectric film and an upper electrode seated in the groove on the electrode, forming an intermetallic insulating film on the entire surface including the laminated film, and etching the intermetallic insulating film to form a portion of the upper electrode and the peripheral region. Forming a contact hole for metal wiring to open a portion, and in the contact hole for metal wiring And forming a metal contact and a metal wiring to be lip, wherein the forming the groove comprises: forming a mask layer on the storage node oxide layer to open the cell region and cover the peripheral region; And partially etching the storage node oxide layer of the open cell region by using the mask layer as an etching mask.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 셀지역과 주변지역이 정의된 반도체 기판(31)에 필드산화막(32)을 형성한 후, 반도체 기판(31) 및 필드산화막(32) 상에 워드라인스페이서(34)를 구비하는 워드라인패턴(33)을 형성한다.As shown in FIG. 3A, after the field oxide film 32 is formed on the semiconductor substrate 31 in which the cell region and the peripheral region are defined, the word liner 34 is formed on the semiconductor substrate 31 and the field oxide film 32. A word line pattern 33 is formed.

다음에, 워드라인패턴(33) 상에 제1층간절연막(35)을 형성한 후, 제1층간절연막(35)을 식각하여 랜딩플러그용 콘택홀을 형성하고, 랜딩플러그용 콘택홀에 매립되어 반도체 기판(31)과 연결되는 랜딩플러그(36)를 형성한다. 이때, 비트라인콘택이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그가 동시에 형성되며, 이러한 랜딩플러그(36)는 셀지역에만 형성된다.Next, after the first interlayer insulating film 35 is formed on the word line pattern 33, the first interlayer insulating film 35 is etched to form a landing plug contact hole, and is then embedded in the landing plug contact hole. A landing plug 36 connected to the semiconductor substrate 31 is formed. In this case, a landing plug to which the bit line contact is to be contacted and a landing plug to which the storage node contact is to be contacted are formed at the same time.

다음에, 랜딩플러그(36) 상에 제2층간절연막(37)을 형성한 후, 제2층간절연막(37)을 식각하여 비트라인콘택이 콘택될 랜딩플러그(36) 상부를 개방시키는 비트라인콘택홀을 형성하고, 개방된 비트라인콘택홀내에 비트라인배리어메탈(38)을 형성한다. 다음에, 비트라인배리어메탈(38) 상에 비트라인스페이서(40)를 구비하는 비트라인패턴(39)을 형성한다. 이때, 비트라인패턴(39)은 셀지역과 주변지역 모두 형성된다. Next, after forming the second interlayer insulating film 37 on the landing plug 36, the second interlayer insulating film 37 is etched to open the top of the landing plug 36 to which the bit line contact is to be contacted. A hole is formed, and a bit line barrier metal 38 is formed in the open bit line contact hole. Next, a bit line pattern 39 having a bit liner spacer 40 is formed on the bit line barrier metal 38. At this time, the bit line pattern 39 is formed in both the cell region and the peripheral region.                     

다음에, 비트라인패턴(39)을 포함한 전면에 제3층간절연막(41)을 형성한 후, 제3층간절연막(41)과 제2층간절연막(37)을 동시에 식각하여 스토리지노드콘택이 콘택될 랜딩플러그(36) 상부를 개방시키는 스토리지노드콘택홀을 형성한다. 다음에, 스토리지노드콘택홀에 매립되는 스토리지노드콘택(42)을 형성한다.Next, after the third interlayer insulating film 41 is formed on the entire surface including the bit line pattern 39, the third interlayer insulating film 41 and the second interlayer insulating film 37 are simultaneously etched to contact the storage node. A storage node contact hole for opening the landing plug 36 is formed. Next, a storage node contact 42 embedded in the storage node contact hole is formed.

다음에, 제3층간절연막(41) 상에 식각배리어막(43)을 형성한 후, 패터닝하여 셀지역에만 식각배리어막(43)을 잔류시킨다. 이때, 식각배리어막(43)은 질화막을 이용한다.Next, after the etching barrier film 43 is formed on the third interlayer insulating film 41, the etching barrier film 43 is left only in the cell region by patterning. In this case, the etching barrier film 43 uses a nitride film.

다음에, 식각배리어막(43) 상에 제4층간절연막(44)을 형성한다. 이때, 제4층간절연막(44)은 하부전극의 높이를 결정짓는 스토리지노드산화막(storage node oxide)으로 알려져 있다.Next, a fourth interlayer insulating film 44 is formed on the etching barrier film 43. In this case, the fourth interlayer insulating film 44 is known as a storage node oxide that determines the height of the lower electrode.

도 3b에 도시된 바와 같이, 제4층간절연막(44) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀지역을 오픈시키고 주변지역을 덮는 마스크층(45)을 형성한다. 이때, 마스크층(45)은 후속 상부전극 식각시 이용되는 마스크를 반전시킨 것이다.As shown in FIG. 3B, a photosensitive film is coated on the fourth interlayer insulating film 44 and patterned by exposure and development to form a mask layer 45 that opens a cell region and covers a peripheral region. In this case, the mask layer 45 is an inverted mask used in subsequent upper electrode etching.

다음에, 마스크층(45)을 식각마스크로 셀지역의 제4층간절연막(44)을 부분적으로 식각하여 홈(46)을 형성한다. 이때, 홈(46)은 후속 상부전극이 형성될 부분으로, 유전막과 상부전극의 총두께와 동일한 깊이(d)를 갖고 형성된다.Next, the groove 46 is formed by partially etching the fourth interlayer insulating film 44 in the cell region using the mask layer 45 as an etching mask. At this time, the groove 46 is a portion where the next upper electrode is to be formed, and is formed with a depth d equal to the total thickness of the dielectric film and the upper electrode.

도 3c에 도시된 바와 같이, 마스크층(45)을 제거한 후, 제4층간절연막(44)과 식각배리어막(43)을 식각하여 스토리지노드콘택(42)을 노출시키는 하부전극 예정 영역(47)을 형성한다. 이때, 하부전극 예정 영역(47)은 홈(46)을 제공하는 잔류 제4층간절연막(44)을 식각하여 형성하므로, 홈(46)보다 낮은 위치에 형성된다.As shown in FIG. 3C, after the mask layer 45 is removed, the lower electrode predetermined region 47 exposing the storage node contact 42 by etching the fourth interlayer insulating layer 44 and the etching barrier layer 43. To form. In this case, the lower electrode predetermined region 47 is formed by etching the remaining fourth interlayer insulating film 44 that provides the grooves 46, and thus is formed at a position lower than the grooves 46.

도 3d에 도시된 바와 같이, 하부전극 예정 영역(47)에 도전막을 증착한 후, 감광막을 이용한 에치백 공정을 통해 하부전극 예정 영역(47)만 하부전극(48)을 형성한다. 이후, 감광막을 제거한다.As shown in FIG. 3D, after the conductive film is deposited on the lower electrode predetermined region 47, only the lower electrode predetermined region 47 is formed through the etch back process using the photosensitive film. Thereafter, the photosensitive film is removed.

다음에, 하부전극(48) 상에 유전막과 상부전극용 도전막을 증착한 후, 화학적기계적연마 또는 에치백 공정을 실시하여 주변지역의 상부전극용 도전막이 완전히 제거되도록 하여 셀지역에만 유전막(49)과 상부전극(50)을 형성한다. 즉, 유전막(49)과 상부전극(50)은 홈(46)에 안착하는 형태로 형성된다. Next, after depositing the dielectric film and the conductive film for the upper electrode on the lower electrode 48, the chemical mechanical polishing or etch back process is performed to completely remove the conductive film for the upper electrode in the peripheral area, so that the dielectric film 49 only in the cell region. And the upper electrode 50 is formed. That is, the dielectric layer 49 and the upper electrode 50 are formed to be seated in the groove 46.

이때, 상부전극(50)을 식각 공정이 아닌 화학적기계적연마 또는 에치백을 이용하여 형성하므로 슬로프가 발생되지 않고, 이로써 상부전극(50)의 끝단이 주변지역으로 확장하는 것이 방지된다.At this time, since the upper electrode 50 is formed using a chemical mechanical polishing or an etch back rather than an etching process, no slope is generated, thereby preventing the end of the upper electrode 50 from expanding to the surrounding area.

따라서, 상부전극(50)으로는 폴리실리콘막, 금속막, 폴리실리콘막과 금속막의 이중막이 가능하다.Accordingly, the upper electrode 50 may be a double film of a polysilicon film, a metal film, a polysilicon film, and a metal film.

도 3e에 도시된 바와 같이, 상부전극(50) 상에 금속간절연막(51)을 형성한 후, 금속콘택마스크를 이용하여 금속간절연막(51)을 식각하여 상부전극(50)의 일부와 주변지역의 비트라인패턴(39)의 일부를 노출시키는 금속배선용 콘택홀을 형성한다.As shown in FIG. 3E, after forming the intermetallic insulating layer 51 on the upper electrode 50, the intermetallic insulating layer 51 is etched using a metal contact mask to etch a portion of the upper electrode 50 and the periphery thereof. A contact hole for metal wiring is formed to expose a portion of the local bit line pattern 39.

다음에, 금속배선용 콘택홀내에만 배리어메탈(52)을 형성한 후, 금속막을 증착 및 패터닝하여 상부전극(50)에 연결되는 금속배선(53a)과 주변지역의 비트라인패턴(39)에 연결되는 금속배선(53b)을 형성한다. 여기서, 금속배선(53a, 53b)들은 금속콘택이 일체화된 것이다. 즉, 금속배선용 콘택홀에 매립되는 금속콘택과 금속콘택에 연결되는 금속배선이 동시에 형성된다.Next, after forming the barrier metal 52 only in the contact hole for metal wiring, the metal film is deposited and patterned, and then connected to the metal wiring 53a connected to the upper electrode 50 and the bit line pattern 39 in the peripheral region. A metal wiring 53b is formed. Here, the metal wires 53a and 53b are integrated with metal contacts. That is, the metal contact embedded in the contact hole for metal wiring and the metal wiring connected to the metal contact are simultaneously formed.

전술한 바와 같은 본 발명은 SIS, MIS, MIM 구조의 캐패시터에 적용가능하다.The present invention as described above is applicable to capacitors of SIS, MIS, MIM structure.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은 상부전극이 슬로프를 갖지 않도록 형성하므로써 상부전극의 끝단과 주변지역의 금속콘택간 스페이스를 충분히 확보하여 누설전류 발생을 억제할 수 있는 효과가 있다.The present invention as described above has the effect that the upper electrode is formed so as not to have a slope to sufficiently secure the space between the metal contact of the end of the upper electrode and the peripheral area to suppress the occurrence of leakage current.

또한, 상부전극의 슬로프를 형성하지 않으므로써, 상부전극에 인가되는 Vcp가 균일하게 바이어스되어 소자의 동작 특성을 향상시킬 수 있는 효과가 있다.
In addition, since the slope of the upper electrode is not formed, V cp applied to the upper electrode is uniformly biased, thereby improving the operating characteristics of the device.

Claims (5)

셀지역과 주변지역이 정의된 반도체 기판 상부에 하부전극의 높이는 결정짓는 스토리지노드산화막을 형성하는 단계;Forming a storage node oxide layer determining a height of a lower electrode on an upper portion of a semiconductor substrate in which cell regions and peripheral regions are defined; 상기 셀지역의 스토리지노드산화막을 부분 식각하여 상기 주변지역의 스토리지노드산화막보다 낮은 표면을 갖는 홈을 형성하는 단계;Partially etching the storage node oxide layer in the cell region to form a groove having a lower surface than the storage node oxide layer in the peripheral region; 상기 홈이 형성된 상기 셀지역의 스토리지노드산화막을 식각하여 하부전극 예정 영역을 형성하는 단계;Etching the storage node oxide layer of the cell region in which the groove is formed to form a lower electrode predetermined region; 상기 하부전극 예정 영역내에 하부전극을 형성하는 단계;Forming a lower electrode in the lower electrode predetermined region; 상기 하부전극 상에 상기 홈에 안착되는 유전막과 상부전극의 적층막을 형성하는 단계;Forming a stacked layer of a dielectric film and an upper electrode seated in the groove on the lower electrode; 상기 적층막을 포함한 전면에 금속간절연막을 형성하는 단계;Forming an intermetallic insulating film on the entire surface including the laminated film; 상기 금속간절연막을 식각하여 상기 상부전극의 일부와 상기 주변지역의 일부를 개방시키는 금속배선용 콘택홀을 형성하는 단계; 및Etching the intermetallic insulating layer to form a contact hole for metal wiring to open a portion of the upper electrode and a portion of the peripheral region; And 상기 금속배선용 콘택홀에 매립되는 금속콘택과 금속배선을 형성하는 단계Forming a metal contact and a metal wiring embedded in the metal wiring contact hole 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 홈을 형성하는 단계는,Forming the grooves, 상기 스토리지노드산화막 상에 상기 셀지역을 오픈시키고 상기 주변지역을 덮는 마스크층을 형성하는 단계; 및Forming a mask layer on the storage node oxide layer to cover the cell region and cover the peripheral region; And 상기 마스크층을 식각마스크로 이용하여 상기 오픈된 셀지역의 스토리지노드산화막을 일부 식각하는 단계Partially etching the storage node oxide layer of the open cell region by using the mask layer as an etching mask 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 홈은, 상기 유전막과 상부전극의 적층막의 총 두께와 동일한 깊이를 갖고 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The groove is a semiconductor device manufacturing method, characterized in that formed with a depth equal to the total thickness of the laminated film of the dielectric film and the upper electrode. 제1항에 있어서,The method of claim 1, 상기 홈에 안착되는 유전막과 상부전극의 적층막을 형성하는 단계는,Forming a laminated film of the dielectric film and the upper electrode seated in the groove, 상기 하부전극을 포함한 전면에 유전막과 상부전극용 도전막을 차례로 증착하는 단계; 및Sequentially depositing a dielectric film and an upper electrode conductive film on the entire surface including the lower electrode; And 화학적기계적연마 또는 에치백을 이용하여 상기 유전막과 상부전극의 적층막을 상기 홈에 안착시키는 단계Depositing the laminated film of the dielectric film and the upper electrode in the groove by using chemical mechanical polishing or etch back; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제1항 또는 제4항에 있어서,The method according to claim 1 or 4, 상기 상부전극은 폴리실리콘막, 금속막 또는 폴리실리콘막과 금속막의 이중막 중에서 선택되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the upper electrode is selected from a polysilicon film, a metal film, or a double film of a polysilicon film and a metal film.
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