Claims (10)
반도체기판상에 형성되며, 소정부분에 1차 콘택홀을 구비한 층간절연막과, 상기 층간절연막에 형성된 1차 콘택홀 내부에 형성된 절연물질로 이루어진 돌출부 및 함몰부, 상기 돌출부 및 함몰부의 중앙부분에 형성된 상기 반도체기판 소정 부분을 노출시키는 2차 콘택홀, 상기 돌출부 및 함몰부 전표면상에 돌출부 및 함몰부의 형상을 따라 형성되며 상기 2차 콘택홀을 통해 기판과 접속되는 도전층과, 상기 도전층의 측면 부위에 형성된 도전층 스페이서로 이루어진 커패시터 스토리지노드, 상기 스토리지노드 전표면상에 형성된 커패시터 유전체막, 및 상기 커패시터 유전체막 전면에 형성된 커패시터 플레이트전극을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.An interlayer insulating film formed on a semiconductor substrate, the interlayer insulating film having a primary contact hole in a predetermined portion and an insulating material formed in the primary contact hole formed in the interlayer insulating film; A secondary contact hole exposing a predetermined portion of the semiconductor substrate, a conductive layer formed along the shape of the protrusion and the depression on an entire surface of the protrusion and the depression, and connected to the substrate through the secondary contact hole; And a capacitor storage node comprising a conductive layer spacer formed at a side portion, a capacitor dielectric layer formed on an entire surface of the storage node, and a capacitor plate electrode formed over the capacitor dielectric layer.
반도체기판 상부에 제1층간절연막과 제2층간절연막을 차례로 형성하는 공정과, 상기 제1층간절연막 및 제2층간절연막을 선택적으로 식각하여 1차 콘택홀을 형성하는 공정, 상기 1차 콘택홀이 형성된 기판 전면에 서로 식각선택비가 각각 다른 제1식각 베리어층과 제2식각 베리어층 및 제3식각 베리어층을 연속적으로 형성하는 공정, 상기 제1, 제2, 제3식각 배리어층을 전면식각하여 기판 소정부분을 노출시키는 2차 콘택홀을 형성함과 동시에 상기 제1, 제2, 제3식각 배리어층으로 이루어진 돌출부 및 함몰부를 형성하는 공정, 및 상기 돌출부 및 함몰부가 형성된 기판 전면에 커패시터 스토리지노드 형성용 도전을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메로리장치의 제조방법.Forming a first interlayer dielectric layer and a second interlayer dielectric layer on the semiconductor substrate, and selectively etching the first interlayer dielectric layer and the second interlayer dielectric layer to form a primary contact hole, wherein the primary contact hole is Forming a first etch barrier layer, a second etch barrier layer, and a third etch barrier layer on the entire surface of the substrate, wherein the first, second, and third etch barrier layers are etched. Forming a second contact hole exposing a predetermined portion of the substrate and simultaneously forming protrusions and depressions formed of the first, second and third etching barrier layers, and a capacitor storage node on the front surface of the substrate on which the protrusions and depressions are formed. A method of manufacturing a semiconductor memory device, comprising the step of forming a conductive for forming.
제2항에 있어서, 상기 제2층간절연막은 BPSG를 증착하고 열처릴르 행하여 평탄화시킴으로써 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of manufacturing a semiconductor memory device according to claim 2, wherein the second interlayer insulating film is formed by depositing, thermally treating and planarizing BPSG.
제2항에 있어서, 상기 제2층간절연막을 형성하는 공정후에 상기 제2층간절연막사아에 마스크층을 형성하는 공정을 더 포함한 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of manufacturing a semiconductor memory device according to claim 2, further comprising forming a mask layer on the second interlayer insulating film after the step of forming the second interlayer insulating film.
제4항에 있어서, 상기 마스크층은 PE-산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 4, wherein the mask layer is formed of a PE oxide film.
제2항에 있어서, 상기 1차 콘택홀을 형성하는 공정시 1차 콘택홀 하부에 상기 층간절연막이 소정두께만큼 남도록 하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.3. The method of claim 2, wherein the interlayer insulating layer is formed to have a predetermined thickness under the primary contact hole during the process of forming the primary contact hole. 4.
제2항에 있어서, 상기 제1식각 배리어층은 O3 BPSG로 형성하고, 제2식각 베리어층은 O3 TEOS로 형성하고 제3식각 베리어층은 질화산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The semiconductor memory device of claim 2, wherein the first etching barrier layer is formed of O3 BPSG, the second etching barrier layer is formed of O3 TEOS, and the third etching barrier layer is formed of an nitride oxide film. Way.
제2항에 잇어서, 상기 커패시터 스토리지노드 형성용 도전층은 상기 함몰부가 매몰되지 않을 정도의 두께로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 2, wherein the capacitor storage node forming conductive layer is formed to a thickness such that the recess is not buried.
제2항에 있어서, 상기 커패시터 스토리지노드 형성용 도전층을 형성하는 공정후에 상기 도전층상부에 버퍼층을 형성하는 공정과, 상기 버퍼층과 도전층을 소정의 커패시터 스토리지노드패턴으로 패터닝하는 공정, 상기 버퍼층 및 도전츠의 측면에 도전층 스페이서를 형성하는 공정, 상기 버퍼층을 제거하는 공정, 기판 전면에 커패시터 유전체막을 형성하는 공정, 및 상기 커패시터 유전체막 전면에 커패시터 플레이트전극을 형성하는 공정을 차례로 실시하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 2, further comprising: forming a buffer layer on the conductive layer after forming the conductive layer for forming the capacitor storage node, patterning the buffer layer and the conductive layer with a predetermined capacitor storage node pattern, and the buffer layer. And sequentially forming a conductive layer spacer on the side of the conductive layer, removing the buffer layer, forming a capacitor dielectric film on the entire surface of the substrate, and forming a capacitor plate electrode on the capacitor dielectric film. Method of manufacturing a semiconductor memory device characterized in that it further comprises.
제9항에 있어서, 상기 도전층과 도전층 스페이서에 의해 커패시터 스토리지노드가 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 9, wherein a capacitor storage node is formed by the conductive layer and the conductive layer spacer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.