KR19990004656A

KR19990004656A - Capacitor Manufacturing Method of Semiconductor Device

Info

Publication number: KR19990004656A
Application number: KR1019970028792A
Authority: KR
Inventors: 임근
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-28
Filing date: 1997-06-28
Publication date: 1999-01-15

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고용량 캐퍼시터를 제조하기 위한 반도체 소자의 캐퍼시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device for manufacturing a high capacity capacitor.

본 발명에 따라 반도체 캐퍼시터를 제조함에 있어, 종래의 실린더 구조와 핀 구조가 혼합된 구조의 스토리지 전극을 형성함으로써 스토리지 전극의 표면적을 증가시켜 반도체 기판 상에 캐퍼시터가 차지하는 면적은 증가하지 않으면서 캐퍼시터의 용량을 증가시킨다.In manufacturing a semiconductor capacitor according to the present invention, by forming a storage electrode having a mixture of a conventional cylinder structure and a fin structure, the surface area of the storage electrode is increased to increase the surface area of the capacitor on the semiconductor substrate without increasing the area of the capacitor. To increase the dose.

Description

Capacitor Manufacturing Method Of Semiconductor Device

일반적으로, 현재 널리 사용되는 DRAM 소자는 스위치 역할을 하는 트랜지스터와 실제로 정보를 저장하는 캐퍼시터로 구성된다.In general, DRAM devices which are widely used today are composed of a transistor serving as a switch and a capacitor that actually stores information.

최근 DRAM 소자가 고집적화됨에 따라 각 구성 요소의 크기가 축소되고 있고 이에 따라 캐퍼시터가 형성되는 영역도 축소되고 있다. 따라서, DRAM 소자의 동작에 신뢰성을 주면서 같은 크기의 DRAM 소자에 대해 보다 큰 캐퍼시터를 갖는 DRAM 소자의 제조 방법이 요구된다.Recently, as DRAM devices have been highly integrated, the size of each component has been reduced, thereby reducing the area where capacitors are formed. Therefore, there is a need for a method of manufacturing a DRAM device having a larger capacitor for a DRAM device of the same size while providing reliability for the operation of the DRAM device.

도 1은 종래의 실린더(Cylinder)형 구조의 캐퍼시터를 갖는 반도체 DRAM 소자를 나타내는 단면도로, 게이트 전극과 비트라인(도시하지 않음)이 형성된 반도체 기판의 소오스 영역 상에 실린더형 캐퍼시터가 형성되어 있다.1 is a cross-sectional view showing a semiconductor DRAM device having a capacitor having a conventional cylindrical structure, in which a cylindrical capacitor is formed on a source region of a semiconductor substrate on which a gate electrode and a bit line (not shown) are formed.

도 1을 간략하게 살펴보면, 소자 분리막(101)이 형성된 반도체 기판(100) 상에 게이트 산화막(103)과 사이드월 스페이서(102)를 갖는 게이트 전극(104)이 형성되어 있으며, 게이트 전극 상에 층간 절연막(106)과 평탄화 절연막(107)이 형성되어 있다.1, a gate electrode 104 having a gate oxide film 103 and a sidewall spacer 102 is formed on a semiconductor substrate 100 on which an isolation layer 101 is formed, and an interlayer is formed on the gate electrode. The insulating film 106 and the planarization insulating film 107 are formed.

또한, 게이트 전극에 인접하여 형성된 소오스 영역(105) 상에 폴리 스페이서를포함한 스토리지 전극(109), 유전막(110) 및 플레이트 전극(111)이 차례로 적층된 캐퍼시터가 형성되어 있다.In addition, a capacitor in which the storage electrode 109 including the poly spacer, the dielectric layer 110, and the plate electrode 111 are sequentially stacked is formed on the source region 105 formed adjacent to the gate electrode.

따라서, 이와 같은 실린더 형태의 캐퍼시터는 종래에 비해 폴리 스페이서가 더 형성되어 있어 캐퍼시터 용량을 증가시킨다.Accordingly, such a cylindrical capacitor has more poly spacers than in the prior art, thereby increasing the capacitor capacity.

그러나, 반도체 DRAM 소자의 고집적화에 따라 캐퍼시터가 차지하는 면적은 한정되어 있고, 이 한정된 면적 내에서 표면적을 보다 증가시켜 반도체 소자의 캐퍼시터 용량을 증대시킬 수 있는 반도체 DRAM 소자의 캐퍼시터 제조 방법이 요구된다.However, due to the high integration of semiconductor DRAM devices, the area occupied by a capacitor is limited, and there is a need for a method of manufacturing a capacitor of a semiconductor DRAM device capable of increasing the capacitor capacity of the semiconductor device by further increasing the surface area within this limited area.

본 발명은, 반도체 DRAM 소자의 크기는 증가시키지 않으면서 정보 저장 능력(Charge storge capacity)은 종래에 비해 향상시킬 수 있는 반도체 소자의 캐퍼시터 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device which can improve the charge storage capacity without increasing the size of the semiconductor DRAM device as compared with the prior art.

도 1은 종래의 실린더 형태의 캐퍼시터를 갖는 반도체 DRAM 소자를 나타내는 단면도.1 is a cross-sectional view showing a semiconductor DRAM device having a conventional cylindrical capacitor.

도 2A 및 도 2E는 본 발명의 실시예에 따른 캐퍼시터를 갖는 반도체 DRAM 소자의 캐퍼시터 제조 공정을 나타내는 공정 단면도.2A and 2E are process cross-sectional views illustrating a capacitor manufacturing process of a semiconductor DRAM device having a capacitor according to an embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100,200 : 반도체 기판 101,201 : 소자 분리막100,200: semiconductor substrate 101,201: device isolation film

102,202 : 사이드월 스페이서 103,203 : 게이트 산화막102, 202: sidewall spacer 103,203: gate oxide film

104,204 : 게이트 전극 105,205 : 소오스 영역104,204: gate electrode 105,205: source region

106,107,206,207,209,211,212 : 절연막106,107,206,207,209,211,212: insulating film

108 : 스페이서 109 : 스토리지 전극108: spacer 109: storage electrode

110,215 : 유전막 111 : 플레이트 전극110,215: dielectric film 111: plate electrode

208 : 질화막 213 : 마스크 패턴208: nitride film 213: mask pattern

210,214,216 : 폴리실리콘막210,214,216: Polysilicon Film

상기 목적을 달성하기 위하여, 본 발명에 따른 트랜지스터와 캐퍼시터를 구비하는 반도체 소자를 제조함에 있어서, 상기 트랜지스터의 접합 영역과 게이트전극을 포함하고, 전체 구조 상에 층간 절연막이 기형성된 반도체 기판을 제공하는 단계; 상기 층간 절연막 상에 식각 장벽층 및 제1절연막을 소정 두께 증착하는 단계; 상기 캐퍼시터의 스토리지 전극을 형성하기 위하여 사진 식각 공정을 통하여 상기 트랜지스터의 접합 영역 상의 상기 제1절연막을 소정 영역 식각하여, 식각된 절연막의 폭은 후속 공정에서 형성되는 스토리지 전극의 콘택홀의 폭보다 넓으며 콘택홀을 포함하도록 상기 제1절연막을 식각하는 단계; 전체 구조 상에 제1폴리실리콘막 및 제2절연막을 증착하는 단계; 화학적 기계적 연마 공정으로 상기 제2절연막과 그 하부의 상기 제1폴리실리콘막을 연마하여, 상기 제1절연막이 노출되기 시작하는 부분까지 연마하는 단계; 상기 제1절연막과 제2절연막을 습식 식각하여 제거함으로써, U자형 폴리실리콘 패턴을 형성하는 단계; 상기 결과물 상에 제3절연막을 증착하는 단계; 사진 식각 공정을 통하여, 상기 제3절연막 상에 마스크 패턴을 형성한 다음 상기 트랜지스터의 소정의 접합 영역 상에 상기 스토리지 전극을 형성하기 위한 콘택홀을 형성하며, 상기 U자형 폴리실리콘 패턴의 가운데 부분의 폴리실리콘막을 소정 부분을 식각하고 지나도록 콘택홀을 형성하는 단계; 전체 구조 상에 제2폴리실리콘막을 증착한 다음, 사진 식각 공정으로 상기 U자형 폴리실리콘 패턴의 가운데 부분의 식각된 측면의 폴리실리콘막과 연결되며 상기 U자형 패턴을 포함하는 제2폴리실리콘막 패턴을 형성하여 상기 캐퍼시터의 스토리지 전극을 완성하는 단계; 상기 제3절연막을 습식 식각하여 제거하는 단계; 전처 구조 상에 유전막을 형성하는 단계 및 상기 유전막 상에 제3폴리실리콘막을 증착하는 플레이트전극을 형성하여 캐퍼시터의 구조를 완성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, in manufacturing a semiconductor device having a transistor and a capacitor according to the present invention, a semiconductor substrate comprising a junction region and a gate electrode of the transistor, the interlayer insulating film is preformed on the entire structure step; Depositing an etch barrier layer and a first insulating layer on the interlayer insulating layer by a predetermined thickness; The first insulating layer on the junction region of the transistor is etched through a photolithography process to form a storage electrode of the capacitor, and the width of the etched insulating layer is wider than the contact hole of the storage electrode formed in a subsequent process. Etching the first insulating layer to include a contact hole; Depositing a first polysilicon film and a second insulating film on the entire structure; Polishing the second insulating film and the first polysilicon film under the chemical mechanical polishing process to a portion where the first insulating film is exposed; Forming a U-shaped polysilicon pattern by wet etching and removing the first insulating layer and the second insulating layer; Depositing a third insulating film on the resultant product; Through a photolithography process, a mask pattern is formed on the third insulating layer, and then a contact hole for forming the storage electrode is formed on a predetermined junction region of the transistor, and the center portion of the U-shaped polysilicon pattern is formed. Forming a contact hole to etch and pass a predetermined portion of the polysilicon film; After depositing a second polysilicon film on the entire structure, the second polysilicon film pattern including the U-shaped pattern and connected to the polysilicon film of the etched side of the center portion of the U-shaped polysilicon pattern by a photolithography process Forming a storage electrode of the capacitor; Wet etching and removing the third insulating layer; Forming a dielectric film on the pre-structure and forming a plate electrode for depositing a third polysilicon film on the dielectric film to complete the structure of the capacitor.

(실시예)(Example)

이하, 첨부된 도면을 참조로하여 본 발명의 실시예를 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 2A 및 도 2E는 본 발명의 실시예에 다른 반도체 소자의 캐퍼시터 제조공정을 나타내는 공정 단면도이다. 상기 캐퍼시터는 스토리지 전극, 유전막 및 플레이트 전극으로 구성된다.2A and 2E are cross-sectional views illustrating a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention. The capacitor includes a storage electrode, a dielectric layer, and a plate electrode.

먼저, 도 2A에 도시된 바와 같이, 소자 분리막(201)으로 분리된 반도체 기판(200)상에 사이드월 스페이서(202)를 갖는 트랜지스터의 게이트 산화막(203)과 게이트 전극(204), 소오스(205) 및 드레인 영역(도시하지 않음)이 기형성된 전체 구조에 간 절연막(206)이 기형성된 전체 구조 상에 평탄화 절연막(207)을 증착한다.First, as shown in FIG. 2A, the gate oxide film 203, the gate electrode 204, and the source 205 of the transistor having the sidewall spacer 202 on the semiconductor substrate 200 separated by the device isolation film 201. ) And the planarization insulating film 207 is deposited on the entire structure in which the interlayer insulating film 206 is preformed on the entire structure in which the drain region (not shown) is already formed.

그 다음, 후속 공정에서 식각 장벽층으로 사용하기 위해 실리콘 질화막(208)을 증착하고, 그 상부에 소정 두께의 제1실리콘 산화막(209)을 증착한다. 이어서, 사진 식각 공정을 통하여 캐퍼시터를 형성할 소오스 영역(205) 상의 실리콘 산화막(209)을 소정 부분 식각하되, 종래 스토리지 전극을 형성하기 위한 콘택홀의 폭보다 넓은 폭으로 식각한다. 그런 다음, 전체 구조 상에 제1폴리실리콘막(210)과 제2실리콘 산화막(211)을 증착한다.Next, a silicon nitride film 208 is deposited for use as an etch barrier layer in a subsequent process, and a first silicon oxide film 209 having a predetermined thickness is deposited thereon. Subsequently, the silicon oxide film 209 on the source region 205 to form the capacitor is partially etched through a photolithography process, but is etched to a width wider than that of a contact hole for forming a conventional storage electrode. Then, the first polysilicon film 210 and the second silicon oxide film 211 are deposited on the entire structure.

계속해서, 도 2B와 같이 제1실리콘 산화막(209) 상의 제1폴리실리콘막이 제거될 때까지 화학적 기계적 연마(CMP)를 실시한다. 그런 다음, 노출된 제1실리콘 산화막(209)과 폴리실리콘막 사이의 제2실리콘 산화막(211)을 습식 식각하여 제거한다.Subsequently, chemical mechanical polishing (CMP) is performed until the first polysilicon film on the first silicon oxide film 209 is removed as shown in FIG. 2B. Thereafter, the second silicon oxide film 211 between the exposed first silicon oxide film 209 and the polysilicon film is wet-etched and removed.

이어서, U자 형의 제1폴리실리콘막(210)으로 형성된 제1스토리지 전극(210S) 상에 소정 두께의 제3실리콘 산화막(212)을 증착한 다음, 사진 공정을 통하여 도 2C에서와 같이 소오스 영역(205) 상에 콘택홀을 형성하기 위한 마스크 패턴(213)을 형성한다.Subsequently, a third silicon oxide film 212 having a predetermined thickness is deposited on the first storage electrode 210S formed of the U-shaped first polysilicon film 210, and then, as shown in FIG. A mask pattern 213 for forming contact holes is formed on the region 205.

이 때, 마스크 패턴(213)으로 인해 노출되는 식각면의 폭은 하부에 형성된 제1스토리지 전극(210S)의 폭보다 좁아서, 그 안에 포함된다. 상기 마스크 패턴(213)을 이용하여 하부층들을 식각하여 콘택홀을 형성한 다음, 도 2D와 같이 제2폴리실리콘막(214)을 증착한다.In this case, the width of the etched surface exposed by the mask pattern 213 is smaller than the width of the first storage electrode 210S formed at the lower portion, and is included therein. The lower layers are etched using the mask pattern 213 to form contact holes, and then a second polysilicon layer 214 is deposited as shown in FIG. 2D.

이어서, 사진 공정을 통하여 마스크 패턴(도시하지 않음)을 형성하고 소정 부분의 제2폴리실리콘막(214)을 식각하여 제2스토리지 전극 패턴(214S)을 형성한다.Subsequently, a mask pattern (not shown) is formed through the photolithography process, and the second polysilicon film 214 of the predetermined portion is etched to form the second storage electrode pattern 214S.

따라서, 본 발명에 따른 캐퍼시터의 스토리지 전극은 제1스토리지 전극과 제2스토리지 전극으로 형성된다.Therefore, the storage electrode of the capacitor according to the present invention is formed of a first storage electrode and a second storage electrode.

그런 다음, 상기 제3실리콘 산화막을 습식 식각으로 완전히 제거하고, 도 2E에서와 같이 유전막(215)과 제3폴리실리콘막(216)으로 플레이트 전극을 형성함으로써, 캐퍼시터가 구성된다.The capacitor is then constructed by completely removing the third silicon oxide film by wet etching and forming a plate electrode from the dielectric film 215 and the third polysilicon film 216 as shown in FIG. 2E.

상기와 같은 방버으로 종래의 실린더 구조와 핀 구조가 혼합된 구조의 스토리지 전극을 형성함으로써 스토리지 전극의 표면적을 증가시킬 수 있으므로, 반도체기판 상에 캐퍼시터가 차지하는 면적은 증가하지 않으면서 용량을 증가시킬 수 있다.By the above method, the surface area of the storage electrode can be increased by forming a storage electrode having a mixture of a conventional cylinder structure and a fin structure, so that the capacity of the capacitor on the semiconductor substrate can be increased without increasing the area. have.

이상에서 설명한 바와 같이, 종래의 실린더 구조와 핀 구조가 혼합된 구조의 스토리지 전극을 형성함으로써, 스토리지 전극의 표면적을 증가시켜 반도체 기판 상에 캐퍼시터가 차지하는 면적은 증가하지 않으면서 캐퍼시터의 용량을 증가시킬 수 있다.As described above, by forming a storage electrode having a mixture of a conventional cylinder structure and a fin structure, the surface area of the storage electrode is increased to increase the capacity of the capacitor without increasing the area occupied by the capacitor on the semiconductor substrate. Can be.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

Claims

A method of manufacturing a semiconductor device having a transistor and a capacitor, the method comprising: providing a semiconductor substrate including a junction region and a gate electrode of the transistor, and having an interlayer insulating film formed thereon over the entire structure; Depositing an etch barrier layer and a first insulating layer on the interlayer insulating layer by a predetermined thickness; The first insulating layer on the junction region of the transistor is etched through a photolithography process to form a storage electrode of the capacitor, and the width of the etched insulating layer is wider than the contact hole of the storage electrode formed in a subsequent process. Etching the first insulating layer to include a contact hole; Depositing a first polysilicon film and a second insulating film on the entire structure; Polishing the second insulating film and the first polysilicon film under the chemical mechanical polishing process, and polishing the first insulating film to a portion where the first insulating film is exposed; Forming a U-shaped polysilicon pattern by wet etching and removing the first insulating layer and the second insulating layer; Depositing a third insulating film on the resultant product; Through a photolithography process, a mask pattern is formed on the third insulating layer, and then a contact hole for forming the storage electrode is formed on a predetermined junction region of the transistor, and the center portion of the U-shaped polysilicon pattern is formed. Forming a contact hole to etch and pass a predetermined portion of the polysilicon film; After depositing a second polysilicon film on the entire structure, a second polysilicon film pattern including the U-shaped pattern and connected to the polysilicon film of the visible side of the center portion of the U-shaped polysilicon pattern by a photolithography process Forming a storage electrode of the capacitor; Wet etching and removing the third insulating layer; Forming a dielectric film on the entire structure; And depositing a third polysilicon film on the dielectric film and forming a plate electrode to complete the structure of the capacitor.