KR0166839B1 - Semiconductor memory process - Google Patents

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KR0166839B1
KR0166839B1 KR1019950014658A KR19950014658A KR0166839B1 KR 0166839 B1 KR0166839 B1 KR 0166839B1 KR 1019950014658 A KR1019950014658 A KR 1019950014658A KR 19950014658 A KR19950014658 A KR 19950014658A KR 0166839 B1 KR0166839 B1 KR 0166839B1
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Abstract

본 발명은 고집적화에 적합한 우수한 절연특성을 갖는 반도체 메모리소자의 제조방법에 관한 것으로서, 반도체 메모리소자의 제조방법은 기판상에 게이트 절연막, 게이트를 순차 형성하는 공정과, 기판으로 불순물을 이온주입하여 게이트의 양측에 불순물 영역을 형성하는 공정과, 기판상에 제1절연막을 형성하는 공정과, 게이트 일측의 불순물 영역이 노출되도록 제1절연막을 식각하여 스토리지 전극용 콘택을 형성함과 동시에 게이트 타측의 불순물 영역상에 하부 보호층을 형성하는 공정과, 콘택을 통해 불순물 영역과 접촉되는 적어도 1층이상으로 된 스토리지 전극을 형성하는 공정과, 스토리지 전극상에 적어도 1층 이상으로 된 희생층을 형성하는 공정과, 스토리지 전극과 희생층의 측벽에 희생 측벽 스페이서를 형성하는 공정과, 제2절연막을 기판전면에 걸쳐 형성하는 공정과, 제2절연막을 식각하여 하부 보호층상에 상부 보호층을 형성하고, 희생층을 노출시키는 공정과, 노출된 희생층을 식각하고 이어서 희생 측벽 스페이서를 식각하여 소토리지 노드를 노출시키는 공정과, 노출된 스토리지 전극상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정과, 기판전면에 걸쳐 제3절연막을 형성하는 공정과, 감광막을 마스크로 제3절연막을 식각하여 상부 보호층을 노출시키는 공정과, 상기 감광막을 마스크로 하여 불순물 영역이 노출되도록 상부보호층 및 하부보호층을 식각하여 비트라인 콘택을 형성하는 공정과, 비트라인 콘택을 통해 불순물 영역과 접촉되는 비트라인을 형성하는 공정을 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device having excellent insulating properties suitable for high integration. The method of manufacturing a semiconductor memory device includes a process of sequentially forming a gate insulating film and a gate on a substrate, and ion implanting impurities into the substrate to form a gate. Forming impurity regions on both sides of the substrate, forming a first insulating layer on the substrate, and etching the first insulating layer to expose the impurity region on one side of the gate to form a contact for the storage electrode, and at the other side of the gate Forming a lower protective layer on the region, forming a storage electrode of at least one layer in contact with the impurity region through contact, and forming a sacrificial layer of at least one layer on the storage electrode Forming a sacrificial sidewall spacer on sidewalls of the storage electrode and the sacrificial layer; Forming the upper protective layer on the lower protective layer by etching the second insulating film, exposing the sacrificial layer, etching the exposed sacrificial layer, and then etching the sacrificial sidewall spacer. Exposing a node; forming a dielectric film on the exposed storage electrode; forming a plate electrode on the dielectric film; forming a third insulating film over the entire substrate; and using a photosensitive film as a mask. Etching the insulating film to expose the upper protective layer, etching the upper protective layer and the lower protective layer so as to expose the impurity region using the photosensitive film as a mask, and forming a bit line contact, and the impurity region through the bit line contact Forming a bit line in contact with the substrate.

Description

반도체 메모리소자의 제조방법Manufacturing Method of Semiconductor Memory Device

제1도는 종래의 반도체 메모리소자의 단면도.1 is a cross-sectional view of a conventional semiconductor memory device.

제2도 (a)-(f)는 제1도의 종래의 반도체 메모리소자의 제조공정도.2A to 2F are manufacturing process diagrams of the conventional semiconductor memory device of FIG.

제3도 (a)-(n)는 본 발명의 제1실시예에 따른 반도체 메모리소자의 제조공정도.3 (a)-(n) are manufacturing process diagrams of a semiconductor memory device according to the first embodiment of the present invention.

제4도 (a)-(m)는 본 발명의 제2실시예에 따른 반도체 메모리소자의 제조공정도.4A to 4M are manufacturing process diagrams of a semiconductor memory device according to a second embodiment of the present invention.

제5도(a)와 (b)는 본 발명의 반도체 메모리소자의 플레이트 전극 형성방법의 예시도.5 (a) and 5 (b) are illustrations of a plate electrode forming method of a semiconductor memory device of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31,61 : 반도체 기판 32,62 : 필드 산화막31,61: Semiconductor substrate 32,62: Field oxide film

33,63 : 게이트 절연막 34,64 : 게이트33,63: gate insulating film 34,64: gate

35,65 ; 캡 산화막 36,66 : 불순물 영역35,65; Cap Oxide 36,66: Impurity Region

37,67 : 측벽 스페이서 38,68 : 하부 보호층37,67: sidewall spacer 38,68: lower protective layer

41,71,73 : 산화막 39,69 : 스토리지 전극용 콘택41,71,73: oxide film 39,69: contacts for storage electrodes

40,49,70,72 : 다결정 실리콘막 42,75 : 스토리지 전극40,49,70,72: polycrystalline silicon film 42,75: storage electrode

43,74 : 희생층 44,76 : 희생 측벽 스페이서43,74: sacrificial layer 44,76: sacrificial sidewall spacer

45,77,50 : 절연막 46,78 : 상부 보호층45,77,50 insulating film 46,78 upper protective layer

48,80 : 유전체막 49,82 : 플레이트 전극48,80 dielectric film 49,82 plate electrode

51,86 : 비트라인 52,85 : 비트라인 콘택51,86: bit line 52,85: bit line contact

본 발명은 반도체 메모리소자에 관한 것으로서, 특히 고집적화에 적합한 우수한 절연특성을 갖는 반도체 메모리소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a method for manufacturing a semiconductor memory device having excellent insulating properties suitable for high integration.

종래에는 스택 캐패시터 셀(stacked capacitor cell)을 갖는 반도체 메모리소자를 제조할 때, 실리콘 기판상에 스위칭 트랜지스터를 제작한 후 스토리지 전극, 유전체막 및 플레이트 전극을 순차 적층하여 스택 캐패시터 메모리셀을 형성하고, 최종적으로 비트라인을 형성한다.Conventionally, when fabricating a semiconductor memory device having a stacked capacitor cell, after fabricating a switching transistor on a silicon substrate to form a stack capacitor memory cell by sequentially stacking storage electrodes, dielectric films and plate electrodes, Finally, the bit line is formed.

제1도는 종래의 반도체 메모리소자의 단면도를 도시한 것이다.1 is a cross-sectional view of a conventional semiconductor memory device.

제1도를 참조하면, 종래의 반도체 메모리소자는 반도체 기판(10)과, 기판상에 형성된 스위칭 트랜지스터와, 스택 캐패시터 및 비트라인(21)으로 이루어졌다.Referring to FIG. 1, a conventional semiconductor memory device includes a semiconductor substrate 10, a switching transistor formed on the substrate, a stack capacitor, and a bit line 21.

스위칭 트랜지스터는 기판(10)상에 형성된 게이트 절연막(11) 및 게이트(12)와, 게이트 양측 기판내에 형성된 소오스/드레인용 불순물 영역(13)으로 이루어졌다. 스택 캐패시터는 스위칭 트랜지스터의 불순물 영역상에 형성된 스토리지 전극(17)과 플레이트 전극(19) 및 그들 사이에 형성된 유전체막(18)으로 이루어졌다.The switching transistor consists of a gate insulating film 11 and a gate 12 formed on the substrate 10, and source / drain impurity regions 13 formed in both substrates of the gate. The stack capacitor consists of a storage electrode 17 and a plate electrode 19 formed on an impurity region of the switching transistor and a dielectric film 18 formed therebetween.

비트라인(21)은 이웃하는 스택 캐패시터사이에 형성된 스위칭 트랜지스터의 불순물 영역(13)상에 형성되고, 비트라인(21)과 스택 캐패시터의 플레이트 전극(19)간의 절연을 위한 절연막(20)이 이들 사이에 형성되었다.The bit line 21 is formed on the impurity region 13 of the switching transistor formed between the neighboring stack capacitors, and the insulating film 20 for insulation between the bit line 21 and the plate electrode 19 of the stack capacitor is formed thereon. Formed between.

스택 캐패시터의 스토리지 전극(17)과 그 하부의 스위칭 트랜지스터의 불순물 영역(13) 그리고 비트라인(21)과 그 하부의 스위칭 트랜지스터의 불순물 영역(13) 사이에는 플러그(15)가 형성되고, 게이트(12)와 플러그(15)간의 절연 그리고 플러그(15)와 스토리지 전극(17)간의 절연을 위한 절연막(14),(16)이 형성되었다.A plug 15 is formed between the storage electrode 17 of the stack capacitor, the impurity region 13 of the switching transistor below and the bit line 21 and the impurity region 13 of the switching transistor below, and the gate ( 12 and 16 are formed to insulate between the plug 15 and the plug 15 and the storage electrode 17.

제2도(a)-(f)는 제1도의 종래의 반도체 메모리소자의 제조공정도이다.2A to 2F are manufacturing process diagrams of the conventional semiconductor memory device shown in FIG.

먼저, 제2도(a)와 같이 반도체 기판(10)상에 스위칭 트랜지스터를 제조한다. 즉, 기판(10) 상에 게이트 절연막(11)과 게이트(12)를 형성하고, 게이트 양측의 기판(10)으로 불순물을 이온주입하여 소오스/드레인용 불순물 영역(13)을 형성한다. 이어서, 상기 불순물 영역(13)을 제외한 기판상에 절연막(14)을 형성한다.First, as illustrated in FIG. 2A, a switching transistor is manufactured on the semiconductor substrate 10. That is, the gate insulating film 11 and the gate 12 are formed on the substrate 10, and impurities are ion implanted into the substrate 10 on both sides of the gate to form the source / drain impurity region 13. Next, an insulating film 14 is formed on the substrate except for the impurity region 13.

제2도(b)와 같이 기판 전면에 전도성 물질을 증착하고, 노출된 불순물 영역(13)과 접촉되도록 패터닝하여 플러그(15)를 형성하고, 제2도(c)와 같이 플러그(15) 상부를 제외한 기판상에 절연막(16)을 형성한다.A conductive material is deposited on the entire surface of the substrate as shown in FIG. 2 (b) and patterned to be in contact with the exposed impurity region 13 to form a plug 15, and as shown in FIG. An insulating film 16 is formed on the substrate except for the above.

제2도(d)와 같이 플러그(15)를 통해 불순물 영역과 접촉하는 스토리지 전극(17), 유전체막(18) 및 플레이트 전극(19)을 순차 형성하여 스택 캐패시터를 형성하고, 제2도(e)와 같이 기판전면에 절연막(20)을 형성한 후 스택 캐패시터사이의 플러그(15) 상부의 절연막(20)을 제거하여 비트라인 콘택(22)을 형성한다. 최종적으로, 상기 비트라인 콘택(22)을 통해 노출된 플러그(15)와 콘택되도록 절연막(20) 상에 비트라인(21)을 형성하면 제2도(f)와 같이 종래의 반도체 메모리소자가 제조된다.As shown in FIG. 2D, the storage capacitor 17, the dielectric layer 18, and the plate electrode 19, which contact the impurity region through the plug 15, are sequentially formed to form a stack capacitor. After forming the insulating film 20 on the front surface of the substrate as shown in e), the insulating film 20 on the plug 15 between the stack capacitors is removed to form the bit line contact 22. Finally, when the bit line 21 is formed on the insulating film 20 to be in contact with the plug 15 exposed through the bit line contact 22, a conventional semiconductor memory device is manufactured as shown in FIG. do.

상기의 반도체 메모리소자는 비트라인(21)과 캐패시터의 플레이트 전극(19)이 절연막(20)에 의해 서로 절연되는데, 반도체 메모리소자가 고집적화되어감에 따라 비트라인과 플레이트 전극간의 간격이 점차 감소하게 된다. 따라서, 비트라인콘택 형성시 마스크의 오정렬이 발생하는 경우에는 비트라인과 스택 캐패시터의 플레이트 전극의 간격이 더욱 더 작아져, 이들 사이에는 절연막(20)이 얇게 형성되므로 절연특성이 저하되는 문제점이 있었다. 오정렬이 심한 경우에는 플레이트 전극과 비트라인간에 단락(short)이 발생되는 문제점이 있었다.In the semiconductor memory device, the bit line 21 and the plate electrode 19 of the capacitor are insulated from each other by the insulating film 20. As the semiconductor memory device is highly integrated, the gap between the bit line and the plate electrode gradually decreases. do. Therefore, when misalignment of the mask occurs during the formation of the bit line contact, the gap between the bit line and the plate electrode of the stack capacitor becomes smaller, and the insulating film 20 is thinly formed therebetween, resulting in a problem of deterioration of the insulating properties. . If the misalignment is severe, there is a problem that a short (short) occurs between the plate electrode and the bit line.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 자기정합적으로 캐패시터의 플레이트 전극을 형성하여 캐패시터의 플레이트 전극과 비트라인간의 절연특성을 향상시켜 줄 수 있는 반도체 메모리소자의 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, the method of manufacturing a semiconductor memory device that can improve the insulating properties between the plate electrode and the bit line of the capacitor by forming a plate electrode of the capacitor in a self-aligned manner. The purpose is to provide.

본 발명의 다른 목적은 캐패시터의 스토리지 전극과 플레이트 전극간의 간격을 일정하게 유지시켜 줌으로써 스토리지 전극과 플레이트 전극간의 절연특성을 향상시켜 줄 수 있는 반도체 메모리소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device capable of improving the insulating property between the storage electrode and the plate electrode by maintaining a constant distance between the storage electrode and the plate electrode of the capacitor.

본 발명의 다른 목적은 고집적화에 적합한 우수한 절연특성을 갖는 반도체 메모리소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device having excellent insulating properties suitable for high integration.

상기 목적을 달성하기 위하여 본 발명은 기판상에 게이트 절연막, 게이트를 순차 형성하는 공정과, 기판으로 불순물을 이온주입하여 게이트의 양측에 불순물 영역을 형성하는 공정과, 기판상에 제1절연막을 형성하는 공정과, 게이트 일측의 불순물 영역이 노출되도록 제1절연막을 식각하여 스토리지 전극용 콘택을 형성함과 동시에 게이트 타측의 불순물 영역상에 하부 보호층을 형성하는 공정과, 콘택을 통해 불순물 영역과 접촉되는 적어도 1층이상으로 된 스토리지 전극을 형성하는 공정과, 스토리지 전극상에 적어도 1층 이상으로 된 희생층을 형성하는 공정과, 스토리지 전극과 희생층의 측벽에 희생 측벽 스페이서를 형성하는 공정과, 제2절연막을 기판전면에 걸쳐 형성하는 공정과, 제2절연막을 식각하여 하부 보호층상에 상부 보호층을 형성하고, 희생층을 노출시키는 공정과, 노출된 희생층을 식각하고 이어서 희생 측벽 스페이서를 식각하여 스토리지 노드를 노출시키는 공정과, 노출된 스토리지 전극상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정과, 기판전면에 걸쳐 제3절연막을 형성하는 공정과, 감광막을 마스크로 제3절연막을 식각하여 상부 보호층을 노출시키는 공정과, 상기 감광막을 마스크로 하여 불순물 영역이 노출되도록 상부보호층 및 하부보호층을 식각하여 비트라인 콘택을 형성하는 공정과, 비트라인 콘택을 통해 불순물 영역과 접촉되는 비트라인을 형성하는 공정을 포함하는 반도체 메모리소자의 제조방법을 제공하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a process of sequentially forming a gate insulating film and a gate on a substrate, a process of forming impurity regions on both sides of the gate by implanting impurities into the substrate, and forming a first insulating film on the substrate. Forming a contact for the storage electrode by etching the first insulating layer to expose the impurity region on one side of the gate, and forming a lower protective layer on the impurity region on the other side of the gate; and contacting the impurity region through the contact. Forming a storage electrode of at least one layer of at least one layer; forming a sacrificial layer of at least one layer on the storage electrode; forming a sacrificial sidewall spacer on sidewalls of the storage electrode and the sacrificial layer; Forming a second insulating film over the entire surface of the substrate; etching the second insulating film to form an upper protective layer on the lower protective layer; Exposing the sacrificial layer, etching the exposed sacrificial layer and then etching the sacrificial sidewall spacers to expose the storage node, forming a dielectric film on the exposed storage electrode, and forming a plate electrode on the dielectric film. Forming a third insulating film over the entire surface of the substrate; exposing the upper protective layer by etching the third insulating film using a photosensitive film as a mask; and exposing an upper protective layer to expose an impurity region using the photosensitive film as a mask. And forming a bit line contact by etching the lower protective layer, and forming a bit line in contact with the impurity region through the bit line contact.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3도(a)-(n)는 본 발명의 제1실시예에 따른 스택 캐패시터 셀을 갖는 반도체 메모리소자의 제조공정도를 도시한 것이다.3 (a)-(n) show a manufacturing process diagram of a semiconductor memory device having a stacked capacitor cell according to the first embodiment of the present invention.

제3도(a)와 같이 기판(31)의 필드영역상에 소자분리용 필드산화막(32)을 형성한다. 기판의 활성영역상에 게이트 절연막(33), 게이트(34) 및 캡 산화막(35)을 순차형성하고, 이들을 마스크로 하여 기판의 활성영역으로 불순물을 이온주입하여 소오스/드레인용 불순물 영역(36)을 형성하여 반도체 메모리소자의 스위칭 트랜지스터를 제조한다.As shown in FIG. 3A, a field oxide film 32 for device isolation is formed on the field region of the substrate 31. The gate insulating film 33, the gate 34, and the cap oxide film 35 are sequentially formed on the active region of the substrate, and impurities are ion implanted into the active region of the substrate using these as masks, so that the source / drain impurity region 36 is formed. To form a switching transistor of the semiconductor memory device.

제3도(b)와 같이 기판전면에 산화막으로 된 절연막을 형성하고, 통상적인 에치백공정으로 절연막을 식각하여 게이트 절연막(33), 게이트(34) 및 캡 산화막(35)의 양측에 측벽 스페이서(37)를 형성함과 동시에 불순물 영역(36)을 노출시킨다.As shown in FIG. 3 (b), an insulating film made of an oxide film is formed on the entire surface of the substrate, and the insulating film is etched by a conventional etch back process to form sidewall spacers on both sides of the gate insulating film 33, the gate 34, and the cap oxide film 35. An impurity region 36 is exposed while forming 37.

기판전면에 500 내지 1500Å의 두께로 절연막을 증착하고, 스토리지 전극용 콘택마스크를 사용하여 절연막을 선택적으로 식각하여 하부 보호층(38)을 형성함과 동시에 스토리지 전극용 콘택(39)을 형성한다. 하부 보호층(38)이 형성되어 있는 불순물 영역은 비트라인 콘택이 형성될 부분이고, 스토리지 전극용 콘택(39)이 형성되어 있는 불순물 영역은 스토리지 전극이 형성될 부분이다.An insulating film is deposited on the entire surface of the substrate to a thickness of 500 to 1500 Å, and the insulating film is selectively etched using the storage electrode contact mask to form the lower protective layer 38 and to form the storage electrode contact 39. The impurity region in which the lower protective layer 38 is formed is a portion where the bit line contact is to be formed, and the impurity region in which the storage electrode contact 39 is formed is a portion where the storage electrode is to be formed.

여기서, 하부 보호층(38)으로 사용되는 절연막은 산화막에 대하여 식각 선택성이 있는 물질로서, 질화막 등이 사용된다.Here, the insulating film used as the lower protective layer 38 is a material having an etching selectivity with respect to the oxide film, and a nitride film or the like is used.

제3도(c)와 같이, SiH4또는 Si2H6를 원료가스로, PH3를 도우핑(doping)가스로 이용하여 560 내지 620℃의 온도에서 화학기상 증착법으로 1000 내지 2000Å의 두께로 다결정 실리콘막(40)을 증착하고, 그위에 1000Å의 두께로 절연막(41)을 형성한다.As shown in FIG. 3 (c), using SiH 4 or Si 2 H 6 as a source gas and PH 3 as a doping gas, the thickness is 1000 to 2000 kPa by chemical vapor deposition at a temperature of 560 to 620 ° C. A polycrystalline silicon film 40 is deposited, and an insulating film 41 is formed thereon with a thickness of 1000 mW.

제3도(d)와 같이, 절연막(41)을 식각하여 희생층(43)을 형성하고 이어서 다결정 실리콘막(40)을 식각하여 스토리지 노드 콘택(39)을 통해 불순물 영역(36)과 접촉하는 스토리지 전극(42)을 형성한다. 이때 스토리지 전극의 형성에 따라 하부 보호층(38)이 노출된다. 여기서, 희생층으로 사용되는 절연막(41)은 산화막이다.As shown in FIG. 3D, the sacrificial layer 43 is formed by etching the insulating layer 41, and then the polycrystalline silicon layer 40 is etched to contact the impurity region 36 through the storage node contact 39. The storage electrode 42 is formed. In this case, the lower protective layer 38 is exposed as the storage electrode is formed. Here, the insulating film 41 used as the sacrificial layer is an oxide film.

제3도(e)와 같이 희생층(43)과 동일물질로 된 절연막을 1000 내지 1500Å을 두께로 증착한 후 증착두께 이상으로 에치백하여, 스토리지 전극(42)과 희생층(43)의 측벽에 희생 측벽 스페이서(44)를 형성한다. 이때, 불순물 영역(36) 상부의 하부 보호층의 측벽에도 희생 측벽 스페이서(44')가 형성된다.As shown in FIG. 3 (e), an insulating film made of the same material as the sacrificial layer 43 is deposited to a thickness of 1000 to 1500Å, and then etched back to a thickness greater than or equal to the sidewalls of the storage electrode 42 and the sacrificial layer 43. On the sacrificial sidewall spacers 44. At this time, the sacrificial sidewall spacers 44 'are also formed on the sidewalls of the lower protective layer on the impurity region 36.

제3도(f)와 같이 기판전면에 걸쳐 절연막(45)을 500-1500Å의 두께로 증착하고, 제3도(g)와 같이 절연막(45)을 식각하여 하부 보호층(38)상에 상부 보호층(46)을 형성한다. 상부 보호층(46)의 형성으로 윈도우(47)가 형성되어 희생층(43)가 노출된다. 여기서, 상부 보호층(46)은 하부 보호층(38)과 동일한 물질로 이루어졌으며, 게이트(34) 상부의 상,하부 보호층(46),(38) 사이에는 스토리지 전극(42), 희생층(43) 및 희생 측벽 스페이서(44)이 형성되어 있다.As shown in FIG. 3 (f), the insulating film 45 is deposited to a thickness of 500-1500Å over the entire surface of the substrate, and as shown in FIG. 3 (g), the insulating film 45 is etched to form an upper portion on the lower protective layer 38. The protective layer 46 is formed. The formation of the upper protective layer 46 forms a window 47 to expose the sacrificial layer 43. Here, the upper passivation layer 46 is made of the same material as the lower passivation layer 38, and between the upper and lower passivation layers 46 and 38 on the gate 34, the storage electrode 42 and the sacrificial layer. 43 and sacrificial sidewall spacers 44 are formed.

제3도(h)와 같이 윈도우(47)를 통해 노출된 희생층(43)을 제거한다. 희생층(43)의 제거에 따라 스토리지 전극(43)의 측벽에 형성된 희생 측벽 스페이서(44)도 노출된다. 이어서 스토리지 전극(42)의 측벽에 형성되어 있는 희생 측벽 스페이서(44)도 제거한다. 따라서, 희생층(43)과 희생 측벽 스페이서(44)의 제거에 따라 윈도우(47)내의 스토리지 전극(42)이 노출된다. 이때, 희생층(43)과 희생 측벽 스페이서(44)를 불산(HF)을 포함하는 용액을 이용하여 습식식각한다.As shown in FIG. 3 (h), the sacrificial layer 43 exposed through the window 47 is removed. As the sacrificial layer 43 is removed, the sacrificial sidewall spacers 44 formed on the sidewalls of the storage electrode 43 are also exposed. Subsequently, the sacrificial sidewall spacers 44 formed on the sidewalls of the storage electrode 42 are also removed. Thus, as the sacrificial layer 43 and the sacrificial sidewall spacer 44 are removed, the storage electrode 42 in the window 47 is exposed. At this time, the sacrificial layer 43 and the sacrificial sidewall spacer 44 are wet etched using a solution containing hydrofluoric acid (HF).

제3도(i)와 같이 스토리지 전극(42)의 노출된 표면에 유전체막(48)을 형성하고, 제3도(j)와 같이 희생층(43)과 희생 측벽 스페이서(44)가 제거된 윈도우(47)가 충분히 채워질 수 있도록 2000-3000Å의 두께로 다결정 실리콘막(49)을 기판전면에 걸쳐 증착한다.The dielectric film 48 is formed on the exposed surface of the storage electrode 42 as shown in FIG. 3 (i), and the sacrificial layer 43 and the sacrificial sidewall spacer 44 are removed as shown in FIG. A polycrystalline silicon film 49 is deposited over the entire substrate to a thickness of 2000-3000 microns so that the window 47 is sufficiently filled.

이때, 다결정 실리콘막(49)은 SiH4또는 Si2H6를 원료가스로, PH3를 도우핑가스로 이용하여 560 내지 620℃의 온도에서 화학기상증착법으로 증착한다.At this time, the polycrystalline silicon film 49 is deposited by chemical vapor deposition at a temperature of 560 to 620 ° C. using SiH 4 or Si 2 H 6 as a raw material gas and PH 3 as a doping gas.

제3도(k)와 같이 다결정 실리콘막(49)을 상기 유전체막(48)이 노출되지 않도록 에치백하여 유전체막(48) 상에 플레이트 전극(50)을 형성한다. 따라서, 마스크를 사용함없이 플레이트 전극(50)이 자기 정합적으로 형성된다.As shown in FIG. 3 (k), the polycrystalline silicon film 49 is etched back so that the dielectric film 48 is not exposed to form a plate electrode 50 on the dielectric film 48. Thus, the plate electrode 50 is formed self-aligned without using a mask.

본 발명에서는 제3도(j)와 (k)에 도시한 바와 같이 다결정 실리콘막(49)을 화학기상증착법으로 증착한 후 에치백하여 플레이트 전극(50)을 형성하는 방법외에, 제5도에 도시된 바와 같은 방법을 이용하여 플레이트 전극(50)을 형성할 수도 있다. 즉, 제5도(a)와 같이 다결정 실리콘막(49)을 기판전면에 걸쳐 증착하고, 그위에 감광막(55)을 도포하고 패터닝하여 비트라인 콘택이 형성될 부분의 감광막(55)을 제거한다. 제5도(b)와 같이 감광막(55)을 마스크로 하여 다결정 실리콘막(49)을 식각하여 플레이트 전극(50)을 형성한다.In the present invention, in addition to the method of forming a plate electrode 50 by depositing and then back-etching the polycrystalline silicon film 49 by chemical vapor deposition as shown in FIGS. 3 (j) and (k), FIG. The plate electrode 50 may be formed using the method as shown. That is, as shown in FIG. 5A, the polycrystalline silicon film 49 is deposited over the entire surface of the substrate, and the photoresist film 55 is applied and patterned thereon to remove the photoresist film 55 at the portion where the bit line contact is to be formed. . As illustrated in FIG. 5B, the polycrystalline silicon film 49 is etched using the photosensitive film 55 as a mask to form the plate electrode 50.

제3도(l)과 같이 기판 전면에 걸쳐 비트라인과 플레이트 전극간의 절연을 위한 절연막(51)을 5000 내지 7000Å의 두께로 증착하고 열처리하여, 기판의 표면을 평탄화시킨다. 즉, 절연막(51)으로 BPSG 등의 도우핑된 산화막을 화학기상증착법으로 증착한 후 600 내지 900℃의 온도에서 열처리하여 기판표면의 단차를 완화시켜 준다.As shown in FIG. 3 (l), an insulating film 51 for insulation between the bit line and the plate electrode is deposited to a thickness of 5000 to 7000 kPa over the entire surface of the substrate and heat treated to planarize the surface of the substrate. That is, a doped oxide film such as BPSG is deposited on the insulating film 51 by chemical vapor deposition, and then heat-treated at a temperature of 600 to 900 ° C. to alleviate the step difference on the substrate surface.

제3도(m)과 같이 절연막(51)상에 감광막(52)을 도포하고, 비트라인 콘택이 형성될 부분의 절연막(51)을 노출시킨다. 감광막(52)을 마스크로 하여 절연막(51)을 등방성식각하여 상부 보호층(46)의 상면에 잔류하는 다결정 실리콘막(50')을 노출시킨다. 여기서, 절연막(51)의 식각시 HF를 포함하는 용액을 이용한 습식식각법을 이용한다.As shown in FIG. 3 (m), the photosensitive film 52 is coated on the insulating film 51, and the insulating film 51 of the portion where the bit line contact is to be formed is exposed. Using the photosensitive film 52 as a mask, the insulating film 51 is isotropically etched to expose the polycrystalline silicon film 50 ′ remaining on the upper surface of the upper protective layer 46. Here, a wet etching method using a solution containing HF at the time of etching the insulating film 51 is used.

제3도(n)과 같이 감광막(52)을 마스크로 하여 잔류하는 다결정 실리콘막(50'), 상부 보호층(46), 희생 측벽 스페이서(44') 및 하부 보호층(38)을 순차 식각하여 비트라인 콘택(53)을 형성한다. 비트라인 콘택을 위한 식각공정시 SF6또는 Cl2가스를 이용한 건식식각법을 이용한다.As shown in FIG. 3 (n), the remaining polycrystalline silicon film 50 ′, the upper protective layer 46, the sacrificial sidewall spacer 44 ′ and the lower protective layer 38 are sequentially etched. The bit line contact 53 is formed. Dry etching using SF 6 or Cl 2 gas is used in the etching process for bit line contact.

최종적으로, 알루미늄과 같은 전도성 물질을 화학기상증착법으로 기판상에 증착한 후 패터닝하여, 비트라인 콘택(53)을 통해 불순물 영역(36)과 접촉되는 비트라인(54)을 형성한다.Finally, a conductive material, such as aluminum, is deposited on the substrate by chemical vapor deposition and then patterned to form the bitline 54 in contact with the impurity region 36 through the bitline contact 53.

제1실시예에서는 산화막에 대하여 식각 선택성이 있는 절연막으로 이루어진 상,하부 보호층에 의해 비트라인 콘택형성시 플레이트 전극이 보호될 뿐만 아니라 최소한 상부 보호층의 증착두께만큼 비트라인과 캐패시터의 플레이트 전극간의 간격이 일정하게 유지된다. 또한 희생 측벽 스페이서의 두께만큼 캐패시터의 스토리지 전극과 플레이트 전극간의 간격이 일정하게 유지된다.In the first embodiment, the plate electrodes are not only protected when forming the bit line contact by the upper and lower protective layers made of an insulating film having an etch selectivity with respect to the oxide film, and at least as much as the deposition thickness of the upper protective layer between the bit lines and the plate electrodes of the capacitors. The interval is kept constant. In addition, the distance between the storage electrode and the plate electrode of the capacitor is maintained constant by the thickness of the sacrificial sidewall spacer.

제4도(a)-(m)는 본 발명의 제2실시예에 따른 핀 구조의 스택 캐패시터 셀을 갖는 반도체 메모리소자의 제조공정도를 도시한 것이다.4 (a)-(m) show a manufacturing process diagram of a semiconductor memory device having a stacked capacitor cell having a fin structure according to a second embodiment of the present invention.

제4도(a)와 같이 기판(61)의 필드영역상에 소자분리용 필드산화막(62)을 형성한다. 기판의 활성영역상에 게이트 절연막(63), 게이트(64) 및 캡 산화막(65)을 순차 형성하고, 이들을 마스크로 하여 기판의 활성영역으로 불순물을 이온주입하여 소오스/드레인용 불순물 영역(66)을 형성하여 반도체 메모리소자의 스위칭 트랜지스터를 제조한다.A field oxide film 62 for element isolation is formed on the field region of the substrate 61 as shown in FIG. The gate insulating film 63, the gate 64, and the cap oxide film 65 are sequentially formed on the active region of the substrate, and the impurities are ion implanted into the active region of the substrate by using them as a mask, so that the source / drain impurity region 66 is formed. To form a switching transistor of the semiconductor memory device.

제4도(b)와 같이 기판전면에 산화막으로 된 절연막을 형성하고 통상의 에치백공정으로 절연막을 식각하여 게이트 절연막(63), 게이트(64) 및 캡 산화막(65)의 양측에 측벽 스페이서(67)를 형성함과 동시에 불순물 영역(66)을 노출시킨다.As shown in FIG. 4 (b), an insulating film made of an oxide film is formed on the entire surface of the substrate, and the insulating film is etched by a normal etch back process to form sidewall spacers on both sides of the gate insulating film 63, the gate 64, and the cap oxide film 65. 67 is formed and the impurity region 66 is exposed.

기판전면에 500 내지 1500Å의 두께로 절연막을 증착하고, 스토리지 전극용 콘택마스크를 사용하여 절연막을 선택적으로 식각하여 하부 보호층(68)을 형성하고, 이와 동시에 불순물 영역(66)을 노출시켜 스토리지 전극용 콘택(69)을 형성한다.An insulating film is deposited on the entire surface of the substrate to a thickness of 500 to 1500Å, and the insulating film is selectively etched using a storage electrode contact mask to form a lower protective layer 68, and at the same time, the impurity region 66 is exposed to expose the storage electrode. A dragon contact 69 is formed.

여기서, 하부 보호층(68)으로 사용되는 절연막은 산화막에 대하여 식각 선택성이 있는 질화막과 같은 물질이 사용된다.Here, the insulating film used as the lower protective layer 68 is made of a material such as a nitride film having an etching selectivity with respect to the oxide film.

제4도(c)와 같이, SiH4또는 Si2H6를 원료가스로, PH3를 도우핑가스로 이용하여 560 내지 620℃의 온도에서 화학기상 증착법으로 1000 내지 2000Å의 두께로 제1다결정 실리콘막(70)을 증착한다. 제1다결정 실리콘막(70)상에 500 내지 1000Å의 두께로 제1산화막(71)을 형성하고, 하부 보호층(68) 상부의 제1다결정 실리콘막(70)상에만 남도록 패터닝한다. 제1산화막(71)을 포함하는 제1다결정 실리콘막(70)상에 제2다결정 실리콘막(72)을 증착한다. 그리고, 제2다결정 실리콘막(72)상에 제2산화막(73)을 형성한다. 제4도(d)와 같이, 상기 제2 및 제1다결정 실리콘막(72),(70) 그리고 제2 및 제1산화막(73),(71)을 순차 식각하여 캐패시터 영역에 스토리지 전극(75) 및 희생층(74)을 형성한다. 희생층(74)은 제1 및 제2산화막(71),(73)으로 이루어지고, 스토리지 전극(75)은 제1 및 제2다결정 실리콘막(70),(72)으로 이루어졌다.As shown in FIG. 4C, the first polycrystal has a thickness of 1000 to 2000 kPa by chemical vapor deposition at a temperature of 560 to 620 ° C. using SiH 4 or Si 2 H 6 as a raw material gas and PH 3 as a doping gas. The silicon film 70 is deposited. The first oxide film 71 is formed on the first polycrystalline silicon film 70 to a thickness of 500 to 1000 Å, and is patterned so as to remain only on the first polycrystalline silicon film 70 on the lower protective layer 68. A second polycrystalline silicon film 72 is deposited on the first polycrystalline silicon film 70 including the first oxide film 71. A second oxide film 73 is formed on the second polycrystalline silicon film 72. As shown in FIG. 4D, the second and first polycrystalline silicon films 72 and 70 and the second and first oxide films 73 and 71 are sequentially etched to store the storage electrodes 75 in the capacitor region. ) And the sacrificial layer 74. The sacrificial layer 74 is formed of the first and second oxide films 71 and 73, and the storage electrode 75 is formed of the first and second polycrystalline silicon films 70 and 72.

본 발명의 제2실시예에서는 2핀 구조를 갖는 스택 캐패시터 셀을 제조하기 위한 것이므로, 스토리지 노드 및 희생층을 각각 2층구조로 형성하는 것이다.In the second embodiment of the present invention, since the stack capacitor cell having the 2-pin structure is manufactured, the storage node and the sacrificial layer are each formed in a two-layer structure.

제4도(e)와 같이 희생층(74)과 동일물질인 산화막을 1000 내지 1500Å을 두께로 증착한 후 이 산화막을 증착두께 이상으로 에치백하여 스토리지 전극(75)과 희생층(74)의 측벽에 희생 측벽 스페이서(76)를 형성한다. 이때, 하부 보호층(68)의 측벽에도 희생 측벽 스페이서(76')가 형성된다.As illustrated in FIG. 4E, an oxide film, which is the same material as the sacrificial layer 74, is deposited to a thickness of 1000 to 1500 Å, and then the oxide film is etched back to a thickness greater than or equal to the deposition thickness. A sacrificial sidewall spacer 76 is formed in the sidewall. At this time, the sacrificial sidewall spacer 76 'is formed on the sidewall of the lower protective layer 68.

제4도(f)와 같이 기판 전면에 하부 보호층과 동일한 물질로 된 절연막(77)을 500-1500Å의 두께로 증착하고, 제4도(g)와 같이 식각하여 하부 보호층(68)상에 상부 보호층(78)을 형성한다.As shown in FIG. 4 (f), an insulating film 77 made of the same material as the lower passivation layer is deposited on the entire surface of the substrate to a thickness of 500-1500Å, and as shown in FIG. An upper protective layer 78 is formed on the substrate.

상부 보호층(78)의 형성으로 윈도우(79)가 형성되어 희생층(74)을 이루는 제2산화막(73)이 노출된다. 여기서, 상부 보호층은 하부 보호층(68)과 동일한 물질로 이루어졌으며, 게이트(64) 상부의 상,하부 보호층(78),(68) 사이에는 스토리지 전극(75), 희생층(75) 및 희생 측벽 스페이서(76)이 형성되어 있다.By forming the upper passivation layer 78, the window 79 is formed to expose the second oxide layer 73 forming the sacrificial layer 74. Here, the upper passivation layer is made of the same material as the lower passivation layer 68, and the storage electrode 75 and the sacrificial layer 75 are disposed between the upper and lower passivation layers 78 and 68 on the gate 64. And sacrificial sidewall spacers 76 are formed.

제4도(h)와 같이 윈도우(47)를 통해 노출된 제2산화막(73)을 제거하고, 이어서 스토리지 노드(75)의 측벽에 형성되어 있는 희생 측벽 스페이서(76)를 제거한 후 제1산화막(71)도 제거하여 스토리지 노드(75)를 노출시킨다. 이때, 희생층(74)과 희생 측벽 스페이서(76)를 불산(HF)을 포함하는 용액을 이용하여 습식식각한다.As shown in FIG. 4 (h), the second oxide film 73 exposed through the window 47 is removed, and then the first oxide film is removed after removing the sacrificial sidewall spacer 76 formed on the sidewall of the storage node 75. 71 is also removed to expose the storage node 75. At this time, the sacrificial layer 74 and the sacrificial sidewall spacer 76 are wet etched using a solution containing hydrofluoric acid (HF).

제4도(i)와 같이 스토리지 전극(75)의 노출된 표면에 유전체막(80)을 형성하고, 제4도(j)와 같이 희생층(74)과 희생 측벽 스페이서(76)가 제거된 윈도우(79)가 충분히 채워질 수 있도록 2000-3000Å의 두께로 다결정 실리콘막(81)을 기판전면에 걸쳐 증착한다.As shown in FIG. 4 (i), the dielectric film 80 is formed on the exposed surface of the storage electrode 75, and as shown in FIG. 4 (j), the sacrificial layer 74 and the sacrificial sidewall spacer 76 are removed. A polycrystalline silicon film 81 is deposited over the entire substrate to a thickness of 2000-3000 microns so that the window 79 is sufficiently filled.

이때, 다결정 실리콘막(81)은 SiH4또는 Si2H6를 원료가스로, PH3를 도우핑가스로 이용하여 560 내지 620℃의 온도에서 화학기상증착법으로 증착한다.At this time, the polycrystalline silicon film 81 is deposited by chemical vapor deposition at a temperature of 560 to 620 ° C using SiH 4 or Si 2 H 6 as a raw material gas and PH 3 as a doping gas.

제4도(k)와 같이 다결정 실리콘막(81)을 증착두께 이상으로 에치백하여 유전체막(80)상에 플레이트 전극(82)을 형성한다. 따라서, 마스크를 사용함없이 플레이트 전극(82)이 자기 정합적으로 형성된다.As shown in FIG. 4 (k), the polycrystalline silicon film 81 is etched back to the deposition thickness or more to form the plate electrode 82 on the dielectric film 80. Thus, the plate electrode 82 is formed self-aligned without using a mask.

제2실시예에서도 제5도에 도시된 바와 같은 방법을 이용하여 플레이트 전극(82)을 형성할 수도 있다.In the second embodiment, the plate electrode 82 may be formed using the method as shown in FIG.

기판 전면에 걸쳐 비트라인과 플레이트 전극간의 절연을 위한 BPSG 등의 절연막(83)을 화학기상증착법으로 5000 내지 7000Å의 두께로 증착하고 600 내지 900℃의 온도에서 열처리하여 기판표면을 평탄화시킨다.An insulating film 83, such as BPSG, for insulation between the bit line and the plate electrode is deposited to a thickness of 5000 to 7000 kPa over the entire surface of the substrate by heat treatment at a temperature of 600 to 900 ℃ by chemical vapor deposition to planarize the substrate surface.

제4도(l)과 같이 절연막(83)상에 감광막(84)을 도포하고, 비트라인 콘택이 형성될 부분의 절연막(84)을 노출시킨다. 감광막(84)을 마스크로 하여 절연막(83)을 등방성식각하여 상부 보호층(78)상에 잔류하는 다결정 실리콘막(82')을 노출시킨다. 여기서, 절연막(83)의 식각시 HF를 포함하는 용액을 이용한 습식식각법을 이용한다.As shown in FIG. 4 (l), the photosensitive film 84 is coated on the insulating film 83, and the insulating film 84 of the portion where the bit line contact is to be formed is exposed. Using the photosensitive film 84 as a mask, the insulating film 83 is isotropically etched to expose the polycrystalline silicon film 82 'remaining on the upper protective layer 78. Here, a wet etching method using a solution containing HF at the time of etching the insulating film 83 is used.

감광막(84)을 마스크로 하여 잔류하는 다결정 실리콘막(82'), 상부 보호층(78), 희생 측벽 스페이서(76') 및 하부 보호층(68)을 순차 식각하여 비트라인 콘택(85)을 형성한다. 비트라인 콘택을 위한 식각공정시 SF6또는 Cl2가스를 이용한 건식식각법을 이용한다.The bit line contact 85 is formed by sequentially etching the remaining polycrystalline silicon film 82 ', the upper protective layer 78, the sacrificial sidewall spacer 76', and the lower protective layer 68 using the photosensitive film 84 as a mask. Form. Dry etching using SF 6 or Cl 2 gas is used in the etching process for bit line contact.

제4도(m)과 같이, 감광막(84)을 제거한 후 최종적으로, 알루미늄과 같은 전도성 물질을 화학기상증착법으로 기판상에 증착하여, 비트라인 콘택(85)을 통해 불순물 영역(66)과 콘택되는 비트라인(86)을 형성한다.As shown in FIG. 4 (m), after the photosensitive film 84 is removed, a conductive material such as aluminum is finally deposited on the substrate by chemical vapor deposition, and contact with the impurity region 66 through the bit line contact 85. Bit line 86 is formed.

제2실시예에서도, 제1실시예와 마찬가지로 산화막에 대하여 식각 선택성이 있는 절연막으로 이루어진 상,하부 보호층에 의해 비트라인 콘택형성시 플레이트 전극이 보호될뿐만 아니라 최소한 상부 보호층의 증착두께만큼 비트라인과 캐패시터의 플레이트 전극간의 간격이 일정하게 유지된다. 또한, 희생 측벽 스페이서의 두께만큼 캐패시터의 스토리지 전극과 플레이트 전극간의 간격이 일정하게 유지된다.Also in the second embodiment, as in the first embodiment, the upper and lower protective layers made of an insulating film having an etching selectivity with respect to the oxide film not only protect the plate electrode when forming the bit line contact, but also at least the bit thickness of the upper protective layer. The spacing between the line and the plate electrode of the capacitor is kept constant. In addition, the distance between the storage electrode and the plate electrode of the capacitor is maintained constant by the thickness of the sacrificial sidewall spacer.

상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.According to the present invention as described above, the following effects can be obtained.

반도체 메모리소자의 미세화에 따라 비트라인과 캐패시터의 플레이트 전극간의 간격이 감소하는 경우에 있어서, 최소한 보호막의 증착두께만큼 비트라인과 캐패시터의 플레이트 전극간의 간격을 유지할 수 있으므로, 오정렬이 발생하더라도 플레이트 전극을 보호하여 줄 수 있으며, 비트라인과 플레이트 전극간의 절연특성을 개선시킬 수 있다. 또한, 스토리지 전극과 플레이트 전극간의 간격을 희생 측벽 스페이서의 두께만큼 일정하게 유지할 수 있으므로 캐패시터의 스토리지 전극과 플레이트 전극간의 절연특성도 향상시켜 줄 수 있다. 이로써 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.When the gap between the bit line and the plate electrode of the capacitor decreases with the miniaturization of the semiconductor memory device, the gap between the bit line and the plate electrode of the capacitor can be maintained at least as much as the deposition thickness of the protective film. It can protect and improve insulation between bit line and plate electrode. In addition, since the distance between the storage electrode and the plate electrode can be kept constant by the thickness of the sacrificial sidewall spacer, the insulating property between the storage electrode and the plate electrode of the capacitor can also be improved. This has the advantage of improving the reliability of the device.

또한, 본 발명에서는 플레이트 전극을 상,하부 보호층에 의해 자기정합적으로 형성하여 공정의 용이성을 제공하여 준다.In addition, in the present invention, the plate electrodes are self-aligned by upper and lower protective layers to provide ease of processing.

Claims (19)

기판상에 게이트 절연막, 게이트를 순차 형성하는 공정과, 기판으로 불순물을 이온주입하여 게이트의 양측에 불순물 영역을 형성하는 공정과, 기판상에 제1절연막을 형성하는 공정과, 게이트 일측의 불순물 영역이 노출되도록 제1절연막을 식각하여 스토리지 전극용 콘택을 형성함과 동시에 게이트 타측의 불순물 영역상에 하부 보호층을 형성하는 공정과, 콘택을 통해 불순물 영역과 접촉되는 적어도 1층이상으로 된 스토리지 전극을 형성하는 공정과, 스토리지 전극상에 적어도 1층 이상으로 된 희생층을 형성하는 공정과, 스토리지 전극과 희생층의 측벽에 희생 측벽 스페이서를 형성하는 공정과, 제2절연막을 기판전면에 걸쳐 형성하는 공정과, 제2절연막을 식각하여 하부 보호층상에 상부 보호층을 형성하고, 희생층을 노출시키는 공정과, 노출된 희생층을 식각하고 이어서 희생 측벽 스페이서를 식각하여 스토리지 노드를 노출시키는 공정과, 노출된 스토리지 전극상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정과, 기판전면에 걸쳐 제3절연막을 형성하는 공정과, 감광막을 마스크로 제3절연막을 식각하여 상부 보호층을 노출시키는 공정과, 상기 감광막을 마스크로 하여 불순물 영역이 노출되도록 상부보호층 및 하부보호층을 식각하여 비트라인 콘택을 형성하는 공정과, 비트라인 콘택을 통해 불순물 영역과 접촉되는 비트라인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.A process of sequentially forming a gate insulating film and a gate on the substrate, a process of forming impurity regions on both sides of the gate by implanting impurities into the substrate, a process of forming a first insulating film on the substrate, and an impurity region on one side of the gate Forming a lower protective layer on the impurity region on the other side of the gate by etching the first insulating layer to expose the first insulating layer, and at least one storage electrode contacting the impurity region through the contact. Forming a sacrificial layer of at least one layer on the storage electrode, forming a sacrificial sidewall spacer on the sidewalls of the storage electrode and the sacrificial layer, and forming a second insulating film over the entire surface of the substrate. Forming a top passivation layer on the bottom passivation layer by etching the second insulating layer, and exposing the sacrificial layer; Etching the living layer and then etching the sacrificial sidewall spacers to expose the storage node, forming a dielectric film on the exposed storage electrode, forming a plate electrode on the dielectric film, and a third insulating film over the entire surface of the substrate. Forming a layer; etching the third insulating layer using a photosensitive film as a mask to expose the upper protective layer; and etching the upper protective layer and the lower protective layer to expose an impurity region using the photosensitive film as a mask to form a bit line contact. And forming a bit line in contact with the impurity region through a bit line contact. 제1항에 있어서, 다결정실리콘막을 SiH4또는 Si2H6중 하나를 원료가스로, PH3를 도우핑가스로 이용하여 560 내지 620℃의 온도에서 화학기상 증착법으로 증착하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The semiconductor according to claim 1, wherein the polysilicon film is deposited by chemical vapor deposition at a temperature of 560 to 620 DEG C using either SiH 4 or Si 2 H 6 as a source gas, and PH 3 as a doping gas. Method of manufacturing a memory device. 제1항에 있어서, 상,하부 보호층은 희생층에 대하여 식각선택성이 있는 절연물질로 이루어진 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the upper and lower protective layers are made of an insulating material having an etch selectivity with respect to the sacrificial layer. 제1항에 있어서, 스토리지 전극과 희생층을 형성하는 방법은 기판전면에 걸쳐 다결정 실리콘막을 증착하는 공정과, 다결정 실리콘막을 패터닝하여 콘택을 통해 불순물 영역과 접촉되는 스토리지 전극을 형성하는 공정과, 기판전면에 걸쳐 절연막을 형성하고 패터닝하여 스토리지 전극상에 희생층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the method of forming the storage electrode and the sacrificial layer comprises: depositing a polycrystalline silicon film over the entire surface of the substrate; forming a storage electrode in contact with the impurity region through contact by patterning the polycrystalline silicon film; And forming a sacrificial layer on the storage electrode by forming and patterning an insulating film over the entire surface of the semiconductor memory device. 제4항에 있어서, 희생층용 절연막으로 산화막이 사용되는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of manufacturing a semiconductor memory device according to claim 4, wherein an oxide film is used as the insulating film for the sacrificial layer. 제5항에 있어서, 스토리지 노드용 다결정실리콘막을 SiH4또는 Si2H6중 하나를 원료가스로, PH3를 도우핑가스로 이용하여 560 내지 620℃의 온도에서 화학기상 증착법으로 증착하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 5, wherein the polysilicon film for the storage node is deposited by chemical vapor deposition at a temperature of 560 to 620 DEG C using either SiH 4 or Si 2 H 6 as a source gas and PH 3 as a doping gas. A method of manufacturing a semiconductor memory device. 제1항에 있어서, 스토리지 전극과 희생층을 형성하는 방법은 상기 콘택을 통해 불순물 영역과 접촉되는 제1다결정 실리콘막을 기판전면에 증착하는 공정과, 제1다결정 실리콘막상에 제1절연막을 형성하는 공정과, 제1절연막을 패터닝하여 하부 보호층상부의 제1다결정 실리콘막상에만 제1절연막을 남겨두는 공정과, 제1절연막을 포함한 제1다결정 실리콘막상에 제2다결정 실리콘막을 증착하는 공정과, 제2다결정 실리콘막상에 제2절연막을 형성하는 공정과, 제2 및 제1절연막을 식각하여 2층으로 된 희생층을 형성하고, 제1다결정 실리콘막을 식각하여 콘택을 통해 불순물 영역과 접촉되는 2층으로 된 스토리지 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the method of forming the storage electrode and the sacrificial layer comprises depositing a first polycrystalline silicon film on the front surface of the substrate, the first polycrystalline silicon film being in contact with the impurity region through the contact, and forming a first insulating film on the first polycrystalline silicon film. Process of patterning the first insulating film, leaving the first insulating film only on the first polycrystalline silicon film on the lower protective layer, and depositing a second polycrystalline silicon film on the first polycrystalline silicon film including the first insulating film; Forming a second insulating film on the second polycrystalline silicon film; and etching the second and first insulating film to form a two-layer sacrificial layer, and etching the first polycrystalline silicon film to contact the impurity region through the contact. A method of manufacturing a semiconductor memory device, comprising the step of forming a storage electrode in layers. 제7항에 있어서, 희생층용 절연막으로 산화막이 사용되는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of manufacturing a semiconductor memory device according to claim 7, wherein an oxide film is used as the insulating film for the sacrificial layer. 제7항에 있어서, 스토리지 노드용 제1 및 제2다결정실리콘막을 SiH4또는 Si2H6중 하나를 원료가스로, PH3를 도우핑가스로 이용하여 560 내지 620℃의 온도에서 화학기상 증착법으로 증착하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.8. The chemical vapor deposition method according to claim 7, wherein the first and second polysilicon films for the storage node are formed using SiH 4 or Si 2 H 6 as a source gas and PH 3 as a doping gas. Method of manufacturing a semiconductor memory device, characterized in that the deposition. 제7항에 있어서, 희생층과 스토리지 노드는 서로 교대로 적층된 구조를 갓는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 7, wherein the sacrificial layer and the storage node have a stacked structure alternately stacked on each other. 제1항에 있어서, 희생 측벽 스페이서는 희생층과 동일물질로 이루어진 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the sacrificial sidewall spacer is made of the same material as the sacrificial layer. 제1항에 있어서, 희생층과 희생 측벽 스페이서를 불산을 포함한 용액을 이용하여 습식식각하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the sacrificial layer and the sacrificial sidewall spacer are wet etched using a solution containing hydrofluoric acid. 제1항에 있어서, 제3절연막을 형성한 후 기판 표면의 단차를 완화시켜 주기 위하여 제3절연막을 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of manufacturing a semiconductor memory device according to claim 1, further comprising a step of heat-treating the third insulating film after the third insulating film is formed so as to alleviate the step difference on the surface of the substrate. 제13항에 있어서, 제3절연막으로 BPSG막이 사용되는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of manufacturing a semiconductor memory device according to claim 13, wherein a BPSG film is used as the third insulating film. 제1항에 있어서, 제3절연막을 완전한 경사면을 갖도록 식각하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the third insulating layer is etched to have a perfect inclined surface. 제15항에 있어서, 제3절연막을 HF를 포함한 불산용액을 이용하여 습식식각하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.16. The method of claim 15, wherein the third insulating film is wet etched using a hydrofluoric acid solution containing HF. 제1항에 있어서, 비트라인 콘택을 위한 식각공정시 SF6또는 Cl2중 하나의 가스를 이용한 건식식각법을 이용하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein in the etching process for bit line contact, a dry etching method using one of SF 6 and Cl 2 is used. 제1항에 있어서, 기판전면에 걸쳐 다결정 실리콘막을 일정두께로 증착한 후 증착두께 이상으로 다결정 실리콘막을 에치백하여 플레이트 전극을 자기정합적으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the polycrystalline silicon film is deposited to a predetermined thickness over the entire surface of the substrate, and the plate electrode is self-aligned by etching back the polycrystalline silicon film to a thickness greater than or equal to the deposition thickness. 제1항에 있어서, 기판전면에 걸쳐 다결정 실리콘막을 일정두께로 증착한 후 감광막을 마스크로 하여 다결정 실리콘막을 식각하여 플레이트 전극을 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the polycrystalline silicon film is deposited to a predetermined thickness over the entire surface of the substrate, and then the plated electrode is formed by etching the polycrystalline silicon film using a photosensitive film as a mask.
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