KR100325703B1 - Method of forming a capacitor for a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 디자인 룰(design rule)이 0.15㎛ 이하로 감소하면서 셀 및 캐패시터에 할당된 면적도 급격히 감소하여 캐패시터 전극간 공간 마진(space margin)을 확보하기 위하여서는 실린더(cylinder) 구조보다 단순 스택(simple stack) 구조가 더 유리한데, 단순 스택 구조의 캐패시터는 0.15㎛ 급 소자 이하에서는 소오스/드레인에 접하는 하부 전하저장전극의 콘택 크기와 캐패시터의 크기가 비슷하기 때문에 마스크 작업에서 오정렬(mis-align)이 발생했을 때 전하저장전극의 부러짐 현상 및 캐패시터의 유전체의 전기적 특성 열화를 유발시키는 문제를 해결하기 위하여, 본 발명에서는 전하저장전극용 도프트 실리콘을 증착하기 전에 실리콘과 식각 선택비가 큰 도전성 물질로 콘택홀 부분에 식각 장벽 도전층을 형성하므로써, 상기한 문제를 해결할 수 있어, 결국 스택 구조의 캐패시터 형성 공정의 안정성을 확보하면서 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관하여 기술된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device. As the semiconductor device becomes highly integrated and miniaturized, a design rule decreases to 0.15 µm or less, and the area allocated to the cell and the capacitor is also drastically reduced. In order to secure a space margin, a simple stack structure is more advantageous than a cylinder structure, and the capacitor of the simple stack structure has a lower charge storage electrode contacting the source / drain below 0.15㎛ class element. In the present invention, in order to solve the problem of the breakage of the charge storage electrode and the deterioration of the electrical characteristics of the capacitor when the mis-alignment occurs in the mask operation because the contact size of the capacitor and the size of the capacitor are similar. High conductivity selectivity with silicon prior to deposition of doped silicon for charge storage electrodes By forming an etch barrier conductive layer in the contact hole portion of the material, the above-mentioned problem can be solved, and thus a method of manufacturing a capacitor of a semiconductor device which can improve the reliability and yield of the device while ensuring the stability of the capacitor formation process of the stacked structure. Is described.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 0.15㎛ 이하의 소자에 단순 스택(simple stack) 구조의 캐패시터를 구현시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of implementing a capacitor having a simple stack structure in an element of 0.15 μm or less.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 디자인 룰(design rule)이 0.15㎛ 이하로 감소하면서 셀 및 캐패시터에 할당된 면적도 급격히 감소하여 캐패시터 전극간 공간 마진(space margin)을 확보하기 위하여서는 실린더(cylinder) 구조보다 단순한 스택(simple stack) 구조가 더 유리하다. 따라서, 0.15㎛ 급 소자 이하에서는 단순한 스택 구조를 적용하는 것을 심각하게 검토중이다. 0.15㎛ 급 이상 소자에서는 소오스/드레인에 접하는 하부 전하저장전극의 콘택 크기가 캐패시터의 크기보다 작았기 때문에 단순한 스택 구조를 형성하는데아무런 문제가 없었다. 그러나 0.15㎛ 급 이하의 소자에서는 소오스/드레인에 접하는 하부 전하저장전극의 콘택 크기와 캐패시터의 크기가 비슷하기 때문에 마스크 작업에서 발생하는 오정렬(mis-align)에 의해 심각한 문제가 유발될 수 있다. 즉, 마스크 작업시 오정렬에 의해 캐패시터가 하부 전하저장전극의 콘택을 완전히 가리지 못하면 후속 식각 공정에서 콘택 내부까지 식각 된다. 이러한 콘택 내부의 전극 손실은 캐패시터와 콘택간의 접합 특성을 약화시켜 후속 세정 공정에서 스택 캐패시터를 부러뜨릴 가능성을 높게 하며, 콘택 내부 손실에 의해 깊은 홈이 형성되므로 캐패시터 유전체의 전기적인 특성 열화를 유발시킬 가능성을 높게 한다. 이러한 문제점을 도 1을 참조하여 다시 한번 설명하면 다음과 같다.In general, as semiconductor devices are highly integrated and miniaturized, design rules are reduced to 0.15 µm or less, and the area allocated to cells and capacitors is also drastically reduced to secure a space margin between capacitor electrodes. A simple stack structure is more advantageous than a cylinder structure. Therefore, the application of a simple stack structure is seriously considered below 0.15 micrometer class elements. Since the contact size of the lower charge storage electrode in contact with the source / drain was smaller than that of the capacitor in the 0.15㎛ or more device, there was no problem in forming a simple stack structure. However, in the device of 0.15㎛ or less, since the contact size of the lower charge storage electrode in contact with the source / drain is similar to the size of the capacitor, a serious problem may be caused by mis-alignment occurring in the mask operation. That is, when the capacitor does not completely cover the contact of the lower charge storage electrode due to misalignment during the mask operation, the capacitor is etched to the inside of the contact in the subsequent etching process. This loss of electrode inside the contact weakens the bonding characteristics between the capacitor and the contact, thereby increasing the possibility of breaking the stack capacitor in a subsequent cleaning process, and since deep grooves are formed by the loss in the contact, it may cause deterioration of the electrical characteristics of the capacitor dielectric. Increase your chances. This problem will be described once again with reference to FIG. 1.
도 4는 종래 반도체 소자의 스택 구조 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.4 is a cross-sectional view of a device for explaining a stack structure capacitor manufacturing method of a conventional semiconductor device.
종래 반도체 소자의 스택 구조 캐패시터의 제조 방법은 반도체 기판(41)에 게이트 워드 라인(42G), 드레인(42D) 및 소오스(42S)로 구성된 트랜지스터(42)를 형성하고, 트랜지스터(42)를 포함한 전체 구조상에 제 1 층간 절연막(43)을 형성하고, 비트 라인 콘택 공정으로 드레인(42D)이 노출된 비트 라인용 콘택홀(44)을 형성한 후, 비트 라인용 콘택홀(44)을 통해 드레인(42D)과 연결되는 비트 라인(45)을 형성하고, 비트 라인(45)을 포함한 전체 구조상에 제 2 층간 절연막(46)을 형성하고, 캐패시터 콘택 공정으로 소오스(42S)가 노출된 캐패시터용 콘택홀(47)을 형성한 후, 캐패시터용 콘택홀(47)을 통해 소오스(42S)와 연결되는 스택 구조의 전하저장전극(48L, 48R)을 형성한다.In the conventional method of manufacturing a stack structure capacitor of a semiconductor device, the transistor 42 including the gate word line 42G, the drain 42D, and the source 42S is formed on the semiconductor substrate 41, and the whole including the transistor 42 is formed. The first interlayer insulating film 43 is formed on the structure, and the bit line contact hole 44 having the drain 42D exposed through the bit line contact process is formed, and then the drain (through the bit line contact hole 44) is formed. A capacitor contact hole for forming a bit line 45 connected to 42D), forming a second interlayer insulating film 46 over the entire structure including the bit line 45, and exposing the source 42S by a capacitor contact process. After the 47 is formed, the charge storage electrodes 48L and 48R having a stack structure connected to the source 42S are formed through the capacitor contact hole 47.
상기한 종래 방법으로 형성된 스택 구조의 전하저장전극(48L, 48R)은 마스크 작업시 오정렬이 발생되지 않을 경우 도 4에서 좌측에 도시된 전하저장전극(48L)에서는 아무런 문제가 발생되지 않으나, 마스크 작업시 오정렬이 발생될 경우 도 4에서 우측에 도시된 전하저장전극(48R)과 같이 전하저장전극(48R)이 캐패시터용 콘택홀(47)을 완전히 덮지 못한 상태로 되며, 이웃하는 캐패시터와의 전기적 절연을 위한 과도 식각시 오정렬된 부분인 캐패시터용 콘택홀(47) 내부의 전하저장전극(48R) 부분이 식각 손실을 입게 되어 그 부분에 깊은 홈(49)이 형성된다. 깊은 홈(49) 부분은 그 두께가 얇기 때문에 후속 세정 공정에서 쉽게 부러질 수 있고, 부러지지 않더라도 이 부분(49)에 캐패시터의 유전체막(도시 안됨)의 증착 불량으로 전기적 특성 열화를 유발시킬 수 있어, 결국 스택 구조의 캐패시터 형성 공정의 안정성이 떨어지고 소자의 신뢰성 및 수율을 저하시키게 된다.The charge storage electrodes 48L and 48R of the stack structure formed by the above-described conventional method do not cause any problem in the charge storage electrodes 48L shown on the left side in FIG. When misalignment occurs, like the charge storage electrode 48R shown on the right side of FIG. 4, the charge storage electrode 48R does not completely cover the capacitor contact hole 47, and is electrically insulated from neighboring capacitors. During the excessive etching, the portion of the charge storage electrode 48R inside the capacitor contact hole 47, which is a misaligned portion, is etched and a deep groove 49 is formed in the portion. The deep groove 49 portion may be easily broken in a subsequent cleaning process because of its thin thickness, and even if it is not broken, poor deposition of a dielectric film (not shown) of a capacitor on this portion 49 may cause deterioration of electrical characteristics. As a result, the stability of the capacitor formation process of the stack structure is lowered and the reliability and yield of the device are lowered.
따라서, 본 발명은 캐패시터간 공간 마진을 확보하는데 있어서, 실린더 구조보다 유리한 단순 스택 구조를 구현하는 것을 가능하게 하여 디자인 룰이 0.15㎛ 이하의 고집적 반도체 소자의 제조를 실현할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.Therefore, in the present invention, it is possible to implement a simple stack structure that is more advantageous than a cylinder structure in securing a space margin between capacitors, and thus, a method of manufacturing a capacitor of a semiconductor device capable of realizing the manufacture of a highly integrated semiconductor device having a design rule of 0.15 μm or less. The purpose is to provide.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 트랜지스터와 비트 라인이 형성된 반도체 기판이 제공되고, 전체 구조상에 층간 절연막을 형성하는 단계; 캐패시터 콘택 공정으로 상기 층간 절연막의 일부분을 식각 하여 소오스가 노출된 캐패시터용 콘택홀을 형성하는 단계; 상기 캐패시터용 콘택홀을 포함한 층간 절연막의 표면에 실리콘과 식각 선택비가 높은 도전성 물질로 식각 장벽 도전층을 형성하는 단계; 상기 식각 장벽 도전층 상에 도프트 실리콘을 두껍게 증착한 후, 증착된 도프트 실리콘층과 상기 식각 장벽 도전층을 순차적으로 패터닝 하여 스택 구조의 전하저장전극을 형성하는 단계; 및 상기 전하저장전극 상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a capacitor of a semiconductor device of the present invention for achieving the above object is provided with a semiconductor substrate formed with a transistor and a bit line, forming an interlayer insulating film on the entire structure; Etching a portion of the interlayer insulating layer by a capacitor contact process to form a contact hole for a capacitor, the source of which is exposed; Forming an etch barrier conductive layer of silicon and a conductive material having a high etching selectivity on a surface of the interlayer insulating film including the capacitor contact hole; Thickly depositing doped silicon on the etch barrier conductive layer, and then sequentially patterning the deposited doped silicon layer and the etch barrier conductive layer to form a charge storage electrode having a stacked structure; And forming a dielectric film and a plate electrode on the charge storage electrode.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a method of manufacturing a capacitor of a semiconductor device according to the first embodiment of the present invention.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.2 is a cross-sectional view of a device for explaining a capacitor manufacturing method of a semiconductor device according to a second embodiment of the present invention.
도 3은 본 발명의 제 3 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.3 is a cross-sectional view of a device for explaining a capacitor manufacturing method of a semiconductor device according to a third embodiment of the present invention.
도 4는 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.4 is a cross-sectional view of a device for explaining a capacitor manufacturing method of a conventional semiconductor device.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
11, 41: 반도체 기판12, 42: 트랜지스터11, 41: semiconductor substrate 12, 42: transistor
12G, 42G: 게이트 워드 라인12D, 42D: 드레인12G, 42G: Gate word line 12D, 42D: Drain
12S, 42S: 소오스13, 43: 제 1 층간 절연막12S and 42S: source 13 and 43: first interlayer insulating film
14, 44: 비트 라인용 콘택홀15, 25, 45: 비트 라인14, 44: bit line contact holes 15, 25, 45: bit line
16, 46: 제 2 층간 절연막16, 46: second interlayer insulating film
17, 27A, 27B, 47: 캐패시터용 콘택홀17, 27A, 27B, 47: contact hole for capacitor
18L, 18R, 48L, 48R: 스택 구조 전하저장전극18L, 18R, 48L, 48R: Stack structure charge storage electrode
49: 홈19: 유전체막49: groove 19: dielectric film
20: 플레이트 전극100: 식각 장벽 도전층20: plate electrode 100: etching barrier conductive layer
200, 300A, 300B: 캐패시터 콘택 플러그210: 비트 라인 콘택 플러그200, 300A, 300B: Capacitor contact plug 210: Bit line contact plug
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of devices for describing a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(11)에 게이트 워드 라인(12G), 드레인(12D) 및 소오스(12S)로 구성된 트랜지스터(12)를 형성하고, 트랜지스터(12)를 포함한 전체 구조상에 제 1 층간 절연막(13)을 형성하고, 비트 라인 콘택 공정으로 제 1 층간 절연막(13)의 일부분을 식각 하여 드레인(12D)이 노출된 비트 라인용 콘택홀(14)을 형성한 후, 비트 라인용 콘택홀(14)을 통해 드레인(12D)과 연결되는 비트 라인(15)을 형성하고, 비트 라인(15)을 포함한 전체 구조상에 제 2 층간 절연막(16)을 형성하고, 캐패시터 콘택 공정으로 제 2 층간 절연막(16) 및 제 1 층간 절연막(13)의 일부분을 순차적으로 식각 하여 소오스(12S)가 노출된 캐패시터용 콘택홀(17)을 형성한다.Referring to FIG. 1A, a transistor 12 including a gate word line 12G, a drain 12D, and a source 12S is formed on a semiconductor substrate 11, and a first interlayer is formed on the entire structure including the transistor 12. After the insulating film 13 is formed and a portion of the first interlayer insulating film 13 is etched by the bit line contact process to form the bit line contact hole 14 having the drain 12D exposed, the bit line contact hole is formed. A bit line 15 connected to the drain 12D through the 14, a second interlayer insulating film 16 is formed on the entire structure including the bit line 15, and a second interlayer insulating film is formed by a capacitor contact process. Part 16 and the portion of the first interlayer insulating film 13 are sequentially etched to form a capacitor contact hole 17 in which the source 12S is exposed.
도 1b를 참조하면, 캐패시터용 콘택홀(17)을 포함한 제 2 층간 절연막(16)의 표면에 식각 장벽 도전층(100)을 형성한다. 식각 장벽 도전층(100) 상에 도프트 실리콘(doped silicon)을 두껍게 증착한 후, 전하저장전극용 마스크를 사용한 포토리소그라피(photolithography) 공정 및 식각 공정으로 캐패시터용 콘택홀(17)을 통해 소오스(12S)와 연결되는 스택 구조의 전하저장전극(18L, 18R)을 형성한다.Referring to FIG. 1B, an etch barrier conductive layer 100 is formed on the surface of the second interlayer insulating layer 16 including the capacitor contact hole 17. After thickly depositing doped silicon on the etch barrier conductive layer 100, the source (through a photolithography process and an etching process using a mask for a charge storage electrode) is etched through a source contact hole 17 for a capacitor. The charge storage electrodes 18L and 18R having a stack structure connected to 12S are formed.
상기에서, 식각 장벽 도전층(100)은 실리콘과 식각 선택비가 높은 Ti, TiN, Ti/TiN, TiAlN, W 등과 같은 도전성 물질을 100 내지 500Å의 두께로 증착 하여 형성한다. 스택 구조 전하저장전극(18L, 18R)은 도프트 실리콘을 3000 내지 20000Å의 두께로 증착한 후 패터닝 하여 형성된다. 스택 구조 전하저장전극(18L, 18R)의 높이는 도프트 실리콘의 증착 두께에 의해 결정되며, 따라서 소자의 특성에 따라 증착 두께를 임의로 조절한다. 스택 구조 전하저장전극(18L, 18R)을 형성하기 위한 식각 공정은 도프트 실리콘으로 된 층을 먼저 식각한 후에 식각 장벽 도전층(100)을 식각 하는 순으로 진행된다. 식각 공정을 진행하기 전에 도프트 실리콘을 증착한 후 PSG, PE-TEOS, TEOS 등으로 하드 마스크 산화물을 증착하고, 이후에 식각 공정을 진행할 수 있다.In the above, the etch barrier conductive layer 100 is formed by depositing a conductive material such as silicon, Ti, TiN, Ti / TiN, TiAlN, W, etc. having a high etching selectivity to a thickness of 100 to 500 kPa. The stacked structure charge storage electrodes 18L and 18R are formed by depositing doped silicon at a thickness of 3000 to 20000 GPa and patterning the same. The height of the stacked structure charge storage electrodes 18L and 18R is determined by the deposition thickness of the doped silicon, and thus the deposition thickness is arbitrarily adjusted according to the characteristics of the device. The etching process for forming the stacked structure charge storage electrodes 18L and 18R is performed by first etching a layer of doped silicon and then etching the etch barrier conductive layer 100. Before the etching process, the doped silicon may be deposited and then the hard mask oxide may be deposited using PSG, PE-TEOS, or TEOS, and then the etching process may be performed.
한편, 본 발명의 제 1 실시예에 의해 형성된 스택 구조 전하저장전극(18L, 18R)에서, 좌측에 형성된 전하저장전극(18L)은 마스크 작업시 오정렬이 발생되지 않은 경우를 도시한 것이고, 우측에 형성된 전하저장전극(18R)은 마스크 작업시 오정렬이 발생된 경우를 도시한 것이다. 우측에 형성된 전하저장전극(18R)은 캐패시터용 콘택홀(17)을 완전히 덮지 못한 상태로 되어있다. 이웃하는 캐패시터와의 전기적 절연을 위한 과도 식각시 기존에는, 도 4에 도시된 바와 같이, 오정렬된 부분인 캐패시터용 콘택홀(47) 내부의 전하저장전극(48R) 부분이 식각 손실을 입게 되어 그 부분에 깊은 홈(49)이 형성되어 문제를 발생시켰지만, 본 발명의 제 1 실시예에서는 실리콘과 식각 선택비가 높은 식각 장벽 도전층(100)이 식각 장벽 역할을 하기 때문에 캐패시터용 콘택홀(17) 내부에서 전하저장전극(18R)의 식각 손실이 발생되지 않게 된다.On the other hand, in the stack structure charge storage electrodes 18L and 18R formed by the first embodiment of the present invention, the charge storage electrodes 18L formed on the left side show a case in which misalignment does not occur during the mask operation. The formed charge storage electrode 18R illustrates a case in which misalignment occurs during a mask operation. The charge storage electrode 18R formed on the right side does not completely cover the capacitor contact hole 17. In the case of transient etching for electrical isolation from neighboring capacitors, as shown in FIG. 4, the portion of the charge storage electrode 48R inside the capacitor contact hole 47, which is a misaligned portion, suffers an etching loss. A deep groove 49 is formed in the portion, which causes a problem, but in the first embodiment of the present invention, since the etching barrier conductive layer 100 having a high etching selectivity with silicon acts as an etching barrier, the contact hole 17 for the capacitor is used. The etching loss of the charge storage electrode 18R does not occur inside.
도 1c를 참조하면, 스택 구조 전하저장전극(18L, 18R)을 포함한 제 2 층간 절연막(16) 상에 캐패시터의 유전체막(19) 및 캐패시터의 플레이트 전극(20)을 형성하여 본 발명의 캐패시터 제조가 완료된다.Referring to FIG. 1C, the capacitor film of the capacitor and the plate electrode 20 of the capacitor are formed on the second interlayer insulating layer 16 including the stack structure charge storage electrodes 18L and 18R to manufacture the capacitor of the present invention. Is completed.
상기에서, 유전체막(19)은 산화막/질화막/산화막(SiO2/Si3N4/SiOXNy)의 ONO 구조, 질화막/산화막(Si3N4/SiO2)의 NO 구조, Ta2O5, BST, PZT 등으로 형성한다. 플레이트 전극(20)은 도프트 실리콘을 1000 내지 1500Å의 두께로 증착하여 형성한다.In the above, the dielectric film 19 has an ONO structure of an oxide film / nitride film / oxide film (SiO 2 / Si 3 N 4 / SiO X N y ), a NO structure of a nitride film / oxide film (Si 3 N 4 / SiO 2 ), and Ta 2 It is formed of O 5 , BST, PZT and the like. The plate electrode 20 is formed by depositing doped silicon in a thickness of 1000 to 1500 kPa.
상기한 본 발명의 제 1 실시예에서 신뢰성 있는 공정 기술을 확보하기 위해, Ti, TiN, Ti/TiN, TiAlN, W 등으로 형성되는 식각 장벽 도전층(100)의 산화 저항성을 확보하여야 한다. 식각 장벽 도전층(100)을 이루는 전도성 물질들은 약 750℃ 이상의 온도에서 산화 저항성이 떨어져 부도체가 되는 단점이 있다. 이러한 단점을 제거하기 위해서는 유전체막(19)으로 Ta2O5를 사용하는 것이 바람직하다. Ta2O5를 캐패시터의 유전체막(19)으로 사용하는 경우에는 후속 처리가 필수적이며, 이러한 후속 처리는 크게 두 종류로 나뉘어 진다. 하나는 N2O 플라즈마 처리나 UV-O3처리나 급속 열 산화(Rapid Thermal Oxidation; RTO) 처리와 같이 산소(oxygen)를 발생시켜 Ta2O5막 내의 산소 공간(oxygen vacancy)을 제거해주는 것이고, 다른 하나는 O2나 N2O 어닐링(annealing)과 같이 Ta2O5를 결정화시켜 TiN 증착과 같은 후속 공정에서의 안정성을 확보하는 것이다. 식각 장벽 도전층(100)의 산화 저항성은 Ta2O5의 유전체막(19)을 형성하는 공정에 의해 확보된다. 그러면, Ta2O5의 유전체막(19)을 형성하는 공정을 설명하면 다음과 같다.In order to secure a reliable process technology in the first embodiment of the present invention described above, it is necessary to secure the oxidation resistance of the etching barrier conductive layer 100 formed of Ti, TiN, Ti / TiN, TiAlN, W, or the like. The conductive materials constituting the etch barrier conductive layer 100 have a disadvantage in that they are insulators oxidized at a temperature of about 750 ° C. or more. In order to eliminate this disadvantage, it is preferable to use Ta 2 O 5 as the dielectric film 19. When Ta 2 O 5 is used as the dielectric film 19 of the capacitor, subsequent processing is essential, and such subsequent processing is largely divided into two types. One is to generate oxygen such as N 2 O plasma treatment, UV-O 3 treatment or Rapid Thermal Oxidation (RTO) treatment to remove oxygen vacancy in Ta 2 O 5 membrane. The other is to crystallize Ta 2 O 5 , such as O 2 or N 2 O annealing, to ensure stability in subsequent processes such as TiN deposition. Oxidation resistance of the etch barrier conductive layer 100 is secured by a process of forming a dielectric film 19 of Ta 2 O 5 . Next, a process of forming the Ta 2 O 5 dielectric film 19 will be described.
먼저 전세정으로 HF 또는 HF+SC1 으로 하여 급속 열 질화(Rapid Thermal Nitridation; RTN) 공정을 750 내지 800℃의 온도에서 60 내지 120초간 실시하여 5 내지 20Å 두께의 질화막을 도프트 실리콘으로 된 전하저장전극(18L, 18R)의 표면에 형성한다. 이어서 Ta2O5를 80 내지 180Å의 두께로 증착 하여 Ta2O5유전체막(19)을 형성하는데, Ta2O5의 유전체막(19)을 N2O 플라즈마 처리나 UV-O3처리나 급속 열 산화(RTO) 처리를 통해 산소(oxygen)를 발생시켜 Ta2O5의 유전체막(19) 내의 산소 공간(oxygen vacancy)을 제거해주고 탄소계열 불순물 등을 제거하고, 이어서 600 내지 730℃의 온도에서 30 내지 60분간 O2나 N2O 어닐링(annealing)을 통해 Ta2O5의 유전체막(19)을 결정화시킨다. N2O 플라즈마 처리는 400 내지 700℃의 온도에서 진행되며, 급속 열 산화(RTO) 처리는 800 내지 852℃의 온도에서 60 내지 120초간 진행한다. 결정화된 Ta2O5의 유전체막(19)상에 TiN층을 100 내지 500Å의 두께로 형성한다.First, a rapid thermal nitriding (RTN) process is performed with HF or HF + SC1 as a pre-clean for 60 to 120 seconds at a temperature of 750 to 800 ° C. to store a charge film of 5 to 20 microns thick with a doped silicon. It forms in the surface of electrode 18L, 18R. Subsequently, Ta 2 O 5 is deposited to a thickness of 80 to 180 Å to form a Ta 2 O 5 dielectric film 19. The Ta 2 O 5 dielectric film 19 is subjected to N 2 O plasma treatment or UV-O 3 treatment. Oxygen is generated through rapid thermal oxidation (RTO) treatment to remove oxygen vacancy in the Ta 2 O 5 dielectric film 19, to remove carbon-based impurities, and then to 600 to 730 ° C. The dielectric film 19 of Ta 2 O 5 is crystallized through O 2 or N 2 O annealing at temperature for 30 to 60 minutes. N 2 O plasma treatment proceeds at a temperature of 400 to 700 ℃, rapid thermal oxidation (RTO) treatment proceeds for 60 to 120 seconds at a temperature of 800 to 852 ℃. On the dielectric film 19 of crystallized Ta 2 O 5 , a TiN layer is formed to a thickness of 100 to 500 Å.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.2 is a cross-sectional view of a device for describing a method of manufacturing a capacitor of a semiconductor device according to a second embodiment of the present invention.
반도체 기판(11) 상에 트랜지스터(12)를 구성시킨 다음, 전체 구조상에 제 1 층간 절연막(13)을 형성한다. 콘택 공정을 통해 트랜지스터(12)의 드레인 및 소오스(12D 및 12S)가 노출되는 비트 라인용 콘택홀(14) 및 제 1 캐패시터용 콘택홀(27A)을 각각 형성한 후, 이들 콘택홀(14 및 27A) 내부를 도프트 실리콘으로 매립시켜 캐패시터 콘택 플러그(200)와 비트 라인 콘택 플러그(210)를 각각 형성하고, 비트 라인 콘택 플러그(210)에 연결되는 비트 라인(25)을 형성한다. 비트 라인(25)을 포함한 전체 구조상에 제 2 층간 절연막(16)을 형성하고, 캐패시터 콘택 플러그(200)가 노출되는 제 2 캐패시터용 콘택홀(27B)을 형성한다. 제 2 캐패시터용 콘택홀(27B)을 포함한 제 2 층간 절연막(16)의 표면에 식각 장벽 도전층(100)을 형성한다. 식각 장벽 도전층(100) 상에 도프트 실리콘을 두껍게 증착한 후, 전하저장전극용 마스크를 사용한 포토리소그라피 공정 및 식각 공정으로 캐패시터 콘택 플러그(200) 및 제 2 캐패시터용 콘택홀(27B)을 통해 소오스(12S)와 연결되는 스택 구조의 전하저장전극(18L, 18R)을 형성한다. 이후, 스택 구조 전하저장전극(18L, 18R)을 포함한 제 2 층간 절연막(16) 상에 캐패시터의유전체막(19) 및 캐패시터의 플레이트 전극(20)을 형성하여 본 발명의 제 2 실시예에 의한 캐패시터 제조가 완료된다.After the transistor 12 is formed on the semiconductor substrate 11, the first interlayer insulating film 13 is formed over the entire structure. After forming the bit line contact hole 14 and the first capacitor contact hole 27A through which the drain and the source 12D and 12S of the transistor 12 are exposed through the contact process, these contact holes 14 and 27A) the capacitor contact plug 200 and the bit line contact plug 210 are formed by filling the inside with doped silicon, and the bit line 25 connected to the bit line contact plug 210 is formed. A second interlayer insulating film 16 is formed on the entire structure including the bit lines 25, and a second capacitor contact hole 27B through which the capacitor contact plug 200 is exposed is formed. An etch barrier conductive layer 100 is formed on the surface of the second interlayer insulating layer 16 including the second capacitor contact hole 27B. After thickly depositing doped silicon on the etch barrier conductive layer 100, the capacitor contact plug 200 and the second capacitor contact hole 27B may be formed by a photolithography process and an etching process using a mask for a charge storage electrode. The charge storage electrodes 18L and 18R having a stack structure connected to the source 12S are formed. Subsequently, the dielectric film 19 of the capacitor and the plate electrode 20 of the capacitor are formed on the second interlayer insulating film 16 including the stack structure charge storage electrodes 18L and 18R, according to the second embodiment of the present invention. Capacitor manufacturing is complete.
상기한 본 발명의 제 2 실시예에 의한 캐패시터 제조 방법은 본 발명의 제 1 실시예에 의한 캐패시터 제조 방법과 공정적인 측면만 다를 뿐 기술적 원리는 제 1 실시예와 같다.The capacitor manufacturing method according to the second embodiment of the present invention described above is different from the capacitor manufacturing method according to the first embodiment of the present invention only in terms of process, and the technical principle is the same as that of the first embodiment.
도 3은 본 발명의 제 3 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.3 is a cross-sectional view of a device for describing a method of manufacturing a capacitor of a semiconductor device according to a third embodiment of the present invention.
반도체 기판(11) 상에 트랜지스터(12)를 구성시킨 다음, 전체 구조상에 제 1 층간 절연막(13)을 형성한다. 콘택 공정을 통해 트랜지스터(12)의 드레인 및 소오스(12D 및 12S)가 노출되는 비트 라인용 콘택홀(14) 및 제 1 캐패시터용 콘택홀(27A)을 각각 형성한 후, 이들 콘택홀(14 및 27A) 내부를 도프트 실리콘으로 매립시켜 제 1 캐패시터 콘택 플러그(300A)와 비트 라인 콘택 플러그(210)를 각각 형성하고, 비트 라인 콘택 플러그(210)에 연결되는 비트 라인(25)을 형성한다. 비트 라인(25)을 포함한 전체 구조상에 제 2 층간 절연막(16)을 형성하고, 제 1 캐패시터 콘택 플러그(300A)가 노출되는 제 2 캐패시터용 콘택홀(27B)을 형성한다. 제 2 캐패시터용 콘택홀(27B) 내부를 도프트 실리콘으로 매립시켜 제 2 캐패시터 콘택 플러그(300B)를 형성한다. 제 2 캐패시터 콘택 플러그(300B)를 포함한 제 2 층간 절연막(16)의 표면에 식각 장벽 도전층(100)을 형성한다. 식각 장벽 도전층(100) 상에 도프트 실리콘을 두껍게 증착한 후, 전하저장전극용 마스크를 사용한 포토리소그라피 공정 및 식각 공정으로 제 1 및 제 2 캐패시터 콘택 플러그(300A 및 300B)를 통해 소오스(12S)와 연결되는 스택 구조의 전하저장전극(18L, 18R)을 형성한다. 이후, 스택 구조 전하저장전극(18L, 18R)을 포함한 제 2 층간 절연막(16) 상에 캐패시터의 유전체막(19) 및 캐패시터의 플레이트 전극(20)을 형성하여 본 발명의 제 3 실시예에 의한 캐패시터 제조가 완료된다.After the transistor 12 is formed on the semiconductor substrate 11, the first interlayer insulating film 13 is formed over the entire structure. After forming the bit line contact hole 14 and the first capacitor contact hole 27A through which the drain and the source 12D and 12S of the transistor 12 are exposed through the contact process, these contact holes 14 and 27A) the first capacitor contact plug 300A and the bit line contact plug 210 are formed by filling the inside with doped silicon, and the bit line 25 connected to the bit line contact plug 210 is formed. A second interlayer insulating film 16 is formed over the entire structure including the bit lines 25, and a second capacitor contact hole 27B through which the first capacitor contact plug 300A is exposed is formed. The inside of the second capacitor contact hole 27B is filled with doped silicon to form the second capacitor contact plug 300B. An etch barrier conductive layer 100 is formed on the surface of the second interlayer insulating layer 16 including the second capacitor contact plug 300B. After thickly depositing doped silicon on the etch barrier conductive layer 100, the source 12S is formed through the first and second capacitor contact plugs 300A and 300B in a photolithography process and an etching process using a mask for charge storage electrodes. ) To form charge storage electrodes 18L and 18R having a stack structure. Subsequently, the dielectric film 19 of the capacitor and the plate electrode 20 of the capacitor are formed on the second interlayer insulating film 16 including the stack structure charge storage electrodes 18L and 18R, according to the third embodiment of the present invention. Capacitor manufacturing is complete.
상기한 본 발명의 제 3 실시예에 의한 캐패시터 제조 방법은 본 발명의 제 1 실시예에 의한 캐패시터 제조 방법과 공정적인 측면만 다를 뿐 기술적 원리는 제 1 실시예와 같다.The capacitor manufacturing method according to the third embodiment of the present invention described above is different from the capacitor manufacturing method according to the first embodiment of the present invention only in terms of process, and the technical principle is the same as that of the first embodiment.
상술한 바와 같이, 본 발명은 캐패시터간 공간 마진을 확보하는데 있어서, 실린더 구조보다 유리한 단순 스택 구조를 구현하는 것을 가능하게 하여 디자인 룰이 0.15㎛ 이하의 고집적 반도체 소자의 제조를 실현할 수 있다.As described above, the present invention makes it possible to implement a simple stack structure that is more advantageous than a cylinder structure in securing a space margin between capacitors, thereby enabling the fabrication of highly integrated semiconductor devices having a design rule of 0.15 μm or less.
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