KR20010063475A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, MIM 구조의 캐패시터에서 하부전극 형상을 정의하는 캐패시터 산화막 제거공정시 하부의 층간 절연막이 손실되고 하부의 콘택 플러그가 손상되어 캐패시터가 불안정한 구조를 갖게되는 문제점을 해결하기 위하여, 캐패시터 산화막을 형성하기 전 캐패시터 산화막과 높은 식각 선택비를 갖는 식각 장벽층을 형성하므로써, 후속 캐패시터 산화막 제거시 하부의 층간 절연막의 손실을 최소화할 수 있도록 한 반도체 소자의 캐패시터 제조방법이 개시된다.

Description

반도체 소자의 캐패시터 제조방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히MIM(Metal-Insulator-Metal) 구조의 캐패시터를 안정된 구조로 형성하기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 소자의 안정적인 구동을 위해 필요한 단위 셀당 캐패시터의 정전용량은 일정한 반면, 캐패시터의 면적은 감소하기 때문에 좁은 면적에서도 필요한 정전용량을 확보하기 위해서는 고유전 절연막의 도입이 필요하게 된다. 현재 대표적으로 연구되고 있는 고유전 절연막은 탄탈륨 옥사이드(Ta2O5)이며, 유전체막으로 나이트라이드-옥사이드(NO)를 사용하는 NO 캐패시터 구조에서처럼, 하부전극으로 폴리실리콘을 사용하고 상부전극으로 금속, 예를 들어 TiN을 사용하는 MIS(Metal-Insulator-Silicon) Ta2O5캐패시터 구조가 주로 사용된다. Ta2O5는 저압 유기화합물 증착법(Metal Organic Chemical Vapor Deposition; MOCVD)에 의해 증착하는데, 이 경우 Ta2O5막 내에 다량의 불순물이 포함되어 있어 증착 후 산소 분위기의 고온 열처리가 필수적이다. 그런데 이때 Ta2O5유전체막과 상부 및 하부 전극 물질간에 계면반응이 일어나게 되어 누설전류가 증가하게 되고, 하부전극 표면의 폴리실리콘이 산화되어 유전체막의 유효 산화막 두께(TOX)를 감소시키기 어려운 문제점이 있다.
이러한 문제점을 해결하기 위하여 하부전극으로 텅스텐(W), 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir) 등의 금속을 사용하는 MIM(Metal-Insulator-Metal) Ta2O5캐패시터 기술이 연구되고 있다. 이러한 MIM(Metal-Insulator-Metal) Ta2O5캐패시터는 종래의 MIS Ta2O5캐패시터와 달리 하부 콘택홀 플러깅 공정이 캐패시터 형성에서 가장 중요한 단위 공정 중의 하나이다. 하부 콘택홀 플러깅 방법으로는 하부 콘택홀을 폴리실리콘으로 플러깅하고 콘택홀 내의 일부 폴리실리콘을 리세스(Recess)한 다음 Ti/TiN 장벽 금속층(Barrier Metal)을 형성하는 방법, Ti/TiN 장벽 금속층 형성 후 하부전극 물질로 직접 하부 콘택홀을 플러깅 하는 방법 등이 있다. 그러나 종래의 방법으로는 후속 캐패시터 산화막을 제거(Dip out)하는 과정에서 층간 절연막의 손실이 심하여 후속 Ta2O5어닐링 공정에서 장벽 금속층이 산화되어 캐패시터의 전기적 특성이 저하하게 된다.
따라서, 본 발명은 MIM Ta2O5캐패시터 구조에서 캐피시터 산화막 제거시의 식각 장벽층으로 알루미늄 옥사이드(Al2O3)를 이용하므로써, 캐패시터의 하부층인 층간 절연막의 손실을 최소화하고 이에 따라 캐패시터의 구조를 안정적으로 할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 캐패시터를 형성하기 위한 하부구조가 형성된 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막의 선택된 부분을 제거하여 콘택 플러그를 형성하는 단계; 상기 콘택 플러그가 형성된 전체구조 상에 식각 장벽층을 형성하는 단계; 상기 식각 장벽층 상에 캐패시터 산화막을 형성하고 캐패시터 마스크를 이용한 식각 공정으로 상기 캐패시터 산화막의 선택된 부분을 제거하여 실린더 구조를 형성하는 단계; 상기 실린더 구조를 갖는 전체구조 상에 하부전극용 금속층을 형성하는 단계; 전체구조 상에 갭 필링막을 형성한 후, 상기 캐패시터 산화막 상단의 상기 하부전극용 금속층이 제거되도록 연마하고 상기 포토레지스트막을 제거하는 단계; 노출된 상기 캐패시터 산화막을 제거하여 실린더형 하부전극이 형성되는 단계; 및 상기 하부전극이 형성된 전체구조 상에 유전체막 및 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1f는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
101 : 기판 102 : 층간 절연막
103 : 콘택 플러그 104 : 식각 장벽층
105 : 캐패시터 산화막 106 : 하부전극용 금속층
107 : 갭 필링막 108 : 하부전극
109 : 유전체막 110 : 상부전극
본 발명은 캐패시터의 콘택 플러그 형성 후 캐패시터 산화막을 형성하기 전에 캐패시터 산화막과 큰 식각 선택비를 갖는 식각 장벽층(A12O3)을 형성한다. 이에 따라, 후속 캐패시터 산화막 제거 공정시 캐패시터 하부의 층간 절연막이 손실되는 것을 방지하여 안정된 구조의 캐패시터를 제조할 수 있도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a에 도시된 바와 같이, 캐패시터를 형성하기 위한 하부구조가 형성된 기판(101) 상에 층간 절연막(102)을 형성하고, 층간 절연막(102)의 선택된 부분을 제거하여 캐패시터 콘택홀을 형성한 다음 전체구조 상에 금속층을 형성한다. 이후,캐패시터 콘택홀 내부에만 금속층이 매립되도록 연마공정을 실시하므로써 콘택 플러그(103)가 형성된다. 다음에, 콘택 플러그(103)가 형성된 전체구조 상에 식각 장벽층(104)을 형성한다.
여기에서, 콘택 플러그(103)는 대표적인 장벽 금속층 재료인 티타늄(Ti)과 티타늄 나이트라이드(TiN)의 적층 구조로 형성한다. 또한, 식각 장벽층(104)은 단원자 증착(Atomic Layer Deposition; ALD) 방법에 의해 알루미늄 옥사이드(Al2O3)를 증착하여 형성한다. ALD 방법으로 Al2O3층을 형성하면, Al2O3층의 두께 조절이 용이하고 스텝 커버리지(Step Coverage) 특성을 우수하게 할 수 있다. 또한, Al2O3를 이용한 식각 장벽층(104)은 후속 공정 단계에서 형성될 캐패시터 산화막을 제거할 때 습식 식각 장벽층으로 작용하여 하부 층간 절연막(102)의 손실을 방지할 수 있는 두께만큼 형성하는데, 예를 들어 캐패시터 산화막을 6000 내지 12000Å으로 형성할 경우 식각 장벽층(104)은 60 내지 240Å의 두께로 형성한다. ALD 방법을 이용하여 Al2O3식각 장벽층(104)을 형성할 때에는 반응기의 온도를 250 내지 350℃로 유지하고, 트리메틸 알루미늄(Trimethyl aluminum; Al(CH3)3) 가스와 트리에틸 알루미늄(Triethyl aluminum; Al(C2H5)3) 중 어느 하나의 제 1 원료가스와 H20, O2, N2O, CxHyOH 중 어느 하나의 제 2 원료가스를 교대로 반응기에 주입한다. 또한, 각 원료가스의 잔류물이 남지 않도록 하기 위하여 원료가스를 교대로 주입하는 사이사이에 N2, Ar, HE 등의 불활성 기체를 주입한다. 원료가스와 불활성 기체의 주입 시간은 0.1 내지 10sec로 한다. 식각 장벽층(104)은 ALD 방법에 의해 증착하는 Al2O3또는 화학기상증착법에 의해 증착하는 Ta2O5중 어느 하나를 이용하여 형성한다.
도 1b에 도시된 바와 같이, 전체구조 상에 캐패시터 산화막(105)을 형성하고 캐패시터 마스크를 이용한 식각 공정을 실시하여 실린더 구조를 형성한다. 캐패시터 산화막(105)은 PSG(8.0wt%)를 이용하여 형성한다.
도 1c에 도시된 바와 같이, 실린더 구조를 갖는 전체구조 상에 하부전극용 금속층(106)을 형성한다. 하부전극용 금속층(106)은 물리기상증착법(PVD)과 화학기상증착법(CVD)을 번갈아 실시하여 텅스텐(W)을 증착하여 형성한다. 물리기상증착법으로 텅스텐을 증착하는 경우에는 텅스텐층을 100 내지 200Å의 두께로 형성하며, 캐패시터 산화막(103) 측면에서 점착 특성을 향상시킬 수 있다. 또한, 화학기상증착법으로 텅스텐을 증착하는 경우에는 텅스텐층을 200 내지 400Å의 두께로 형성하며, 초기성장 메카니즘을 조절하여 전체 하부전극의 두께, 표면 거칠기 등을 용이하게 조절할 수 있다. 하부전극용 금속층(106)은 텅스텐(W) 외에도, 텅스텐 실리사이드(WSix), 텅스텐 나이트라이드(WN), 티타늄 실리사이드(TiSix), 티타늄 나이트라이드(TiN), 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir) 중 어느 하나를 이용하여 형성할 수 있다.
도 1d는 전체구조 상에 갭 필링막(107)을 형성한 후, 캐패시터 산화막(105) 상단의 하부전극용 금속층(106)이 제거되도록 연마공정을 실시한 상태를 나타낸다.
여기에서, 갭 필링막(107)은 포토레지스트막 또는 언도프트 산화막을 사용하여 형성한다.
도 1e는 갭 필링막(107)을 제거한 후, 노출된 캐패시터 산화막(105)을 제거하여 실린더형 하부전극(108)이 형성된 상태를 나타낸다. 캐패시터 산화막(105)은 50:1 불산(HF) 용해제를 이용하여 100% 과도 딥 아웃(Over Deep out)하므로써 제거된다. 이때, 층간 절연막(102) 상의 Al2O3식각 장벽층(104)은 캐패시터 산화막(105)과의 식각 선택비가 높기 때문에, 캐패시터 산화막(105) 제거시의 식각 장벽층으로 작용하여 층간 절연막(102)이 손실되는 것을 방지할 수 있고 이에 따라, 안정된 캐패시터 구조를 형성할 수 있다. 실제로 캐패시터 산화막(105)을 PSG(8.0wt%)를 이용하여 형성하고 50:1 불산(HF) 용해제를 이용하여 식각할 때, 캐패시터 산화막(105)과 Al2O3식각 장벽층(104)의 식각율은 각각 20Å/sec와 0.5Å/sec가 되어 식각 선택비가 매우 높게 나타나는 것을 실험을 통해 확인하였다.
도 1f에 도시된 바와 같이, 하부전극(108)이 형성된 전체구조 상에 유전체막(109)을 형성하고 열처리한 후 상부전극(110)을 형성하므로써, MIM 구조의 캐패시터가 완성되게 된다. 여기에서, 유전체막(109)은 Ta2O5를 이용하여 100 내지 200Å의 두께로 형성한다. 유전체막(109) 형성 후의 열처리 공정은 400 내지 700℃에서 10 내지 60분간 진행하며, UV/O3또는 플라즈마 방법을 이용한다. 상부전극(110)은 티타늄 나이트라이드막(TiN)을 이용한 화학기상증착법 또는 ALD 방법에 의해 200 내지 500Å의 두께로 형성한다. 상부전극(110) 재료로서, 티타늄나이트라이드(TiN) 대신 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir) 중 어느 하나를 이용하는 것도 가능하다.
상술한 바와 같이, 본 발명은 캐패시터 산화막과 높은 식각 선택비를 갖는 식각 장벽층을 이용하므로써 캐패시터 산화막 제거공정시 캐패시터 하부의 층간 절연막이 손실되는 것을 최소화할 수 있어, 안정된 구조의 캐패시터를 제조할 수 있고, 이에 따라 캐패시터의 전기적 특성을 향상시킬 수 있다.

Claims (13)

  1. 캐패시터를 형성하기 위한 하부구조가 형성된 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막의 선택된 부분을 제거하여 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 형성된 전체구조 상에 식각 장벽층을 형성하는 단계;
    상기 식각 장벽층 상에 캐패시터 산화막을 형성하고 캐패시터 마스크를 이용한 식각 공정으로 상기 캐패시터 산화막을 제거하여 실린더 구조를 형성하는 단계;
    상기 실린더 구조를 갖는 전체구조 상에 하부전극용 금속층을 형성하는 단계;
    전체구조 상에 갭 필링막을 형성한 후, 상기 캐패시터 산화막 상단의 상기 하부전극용 금속층이 제거되도록 연마하고 상기 포토레지스트막을 제거하는 단계;
    노출된 상기 캐패시터 산화막을 제거하여 실린더형 하부전극이 형성되는 단계; 및
    상기 하부전극이 형성된 전체구조 상에 유전체막 및 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 식각 장벽층은 ALD 방법에 의해 알루미늄 옥사이드를 증착하거나 화학기상증착법에 의해 탄탈륨 옥사이드를 증착하여 60 내지 240Å의 두께로 형성하는것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 알루미늄 옥사이드막은 반응기의 온도를 250 내지 350℃로 유지하고, 제 1 원료가스 및 제 2 원료가스를 교대로 반응기에 주입하며, 상기 제 1 및 제 2 원료가스를 주입하는 사이사이에 불활성 기체를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 원료 가스, 상기 불활성 기체의 주입 시간은 0.1 내지 10sec로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 3 항에 있어서,
    상기 식각 장벽층 형성을 위한 제 1 원료가스로는 Al(CH3)3또는 Al(C2H5)3)를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 3 항에 있어서,
    상기 식각 장벽층을 형성하기 위한 제 2 원료가스로는 H20, O2, N2O, CxHyOH 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 캐패시터 산화막은 PSG를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 하부전극용 금속층은 물리기상증착법에 의해 텅스텐을 100 내지 200Å의 두께로 증착하는 방법과 화학기상증착법에 의해 텅스텐을 200 내지 400Å의 두께로 증착하는 방법을 번갈아 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 하부전극용 금속층은 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드, 티타늄 실리사이드, 티타늄 나이트라이드, 플래티늄, 루테늄, 이리듐 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 캐패시터 산화막은 50:1 불산 용해제를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 유전체막은 100 내지 200Å의 두께로 탄탈륨 옥사이드를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 상부전극은 화학기상증착법 또는 ALD 방법에 의해 티타늄 나이트라이드막을 200 내지 500Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 상부전극은 티타늄 나이트라이드, 플래티늄, 루테늄, 이리듐 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018743A (ko) * 2001-08-31 2003-03-06 삼성전자주식회사 커패시터를 포함하는 반도체 소자의 제조 방법
KR100423534B1 (ko) * 2002-04-15 2004-03-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR100434708B1 (ko) * 2002-08-30 2004-06-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100464007B1 (ko) * 2002-01-30 2005-01-03 엘지전자 주식회사 전계 방출 소자의 ｍｉｍ 에미터 및 그 제조 방법
KR100688724B1 (ko) * 2003-12-29 2007-02-28 동부일렉트로닉스 주식회사 고용량 ｍｉｍ 구조 커패시터 제조방법
KR100846384B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 반도체 장치의 제조방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399769B1 (ko) * 2001-03-13 2003-09-26 삼성전자주식회사 엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자의 제조 방법
US7781819B2 (en) 2001-05-31 2010-08-24 Samsung Electronics Co., Ltd. Semiconductor devices having a contact plug and fabrication methods thereof
KR100827521B1 (ko) * 2001-12-04 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그의 제조 방법
KR100808558B1 (ko) * 2002-05-16 2008-02-29 매그나칩 반도체 유한회사 엠아이엠 캐패시터 형성방법
KR100808557B1 (ko) * 2002-05-16 2008-02-29 매그나칩 반도체 유한회사 엠아이엠 캐패시터 형성방법
US7910165B2 (en) 2002-06-04 2011-03-22 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7404985B2 (en) 2002-06-04 2008-07-29 Applied Materials, Inc. Noble metal layer formation for copper film deposition
US7264846B2 (en) 2002-06-04 2007-09-04 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
KR100475272B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 반도체소자 제조방법
KR100476379B1 (ko) * 2002-06-29 2005-03-16 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR20040049659A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100655774B1 (ko) 2004-10-14 2006-12-11 삼성전자주식회사 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
US7429402B2 (en) 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
KR100588373B1 (ko) 2004-12-30 2006-06-12 매그나칩 반도체 유한회사 반도체 소자의 형성 방법
US7265048B2 (en) 2005-03-01 2007-09-04 Applied Materials, Inc. Reduction of copper dewetting by transition metal deposition
KR100867038B1 (ko) * 2005-03-02 2008-11-04 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
TWI332532B (en) 2005-11-04 2010-11-01 Applied Materials Inc Apparatus and process for plasma-enhanced atomic layer deposition
US7833358B2 (en) 2006-04-07 2010-11-16 Applied Materials, Inc. Method of recovering valuable material from exhaust gas stream of a reaction chamber
US7737028B2 (en) 2007-09-28 2010-06-15 Applied Materials, Inc. Selective ruthenium deposition on copper materials
JP2009218408A (ja) * 2008-03-11 2009-09-24 Hitachi Ltd 半導体記憶装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003904A (ko) * 1997-06-26 1999-01-15 김영환 반도체 장치의 전하 저장 전극 및 그 형성 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018743A (ko) * 2001-08-31 2003-03-06 삼성전자주식회사 커패시터를 포함하는 반도체 소자의 제조 방법
KR100464007B1 (ko) * 2002-01-30 2005-01-03 엘지전자 주식회사 전계 방출 소자의 ｍｉｍ 에미터 및 그 제조 방법
KR100423534B1 (ko) * 2002-04-15 2004-03-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR100846384B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 반도체 장치의 제조방법
KR100434708B1 (ko) * 2002-08-30 2004-06-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100688724B1 (ko) * 2003-12-29 2007-02-28 동부일렉트로닉스 주식회사 고용량 ｍｉｍ 구조 커패시터 제조방법

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