KR20030042676A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 하부 전극을 실린더 구조로 형성함과 동시에 실린더 구조의 내측벽에 다수의 돌출부를 형성하고 선택 공정으로 하부 전극의 표면에 반구형 실리콘을 형성하여 주므로써 외부 면적뿐만 아니라 내부 면적도 최대한으로 활용하여 캐패시턴스를 증가시키고, 캐패서티의 높이를 낮춰 후속 공정을 용이하게 실시할 수 있도록 하며, 기존의 외부 핀 타입에서 생길 수 있는 핀 파손으로 인한 브릿지(Bridge) 문제를 크게 감소시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 커패시터 하부 전극의 표면적을 증대시켜 충분한 정전 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자의 집적도가 향상되면서, 캐패시터 하부 전극의 면적이 줄어들어 충분한 정전 용량을 확보하는데 어려움이 있다.
최근에는, 캐패시터의 하부 전극을 적층(Stack) 구조와 같이 3차원 구조로 형성하여 표면적을 증대시키고 있다. 그러나, 이러한 적층 구조에서도 하부 전극의 유효 면적을 증대시키는데 한계가 있어, 충분한 정전 용량을 확보하는데 어려움이 있다.
최소 선폭 0.12㎛의 셀 구조에서 HSG Si를 하부 전극으로 사용할 경우 충분한 정전 용량을 확보하기 위해서는 하부 전극을 형성하기 위한 희생 산화막을 2㎛ 이상의 높이로 형성해야 한다.
이렇게, 희생 산화막을 높게 형성하면 하부 전극 및 콘택 플러그가 형성될 영역의 종횡비(Aspect ratio)가 높아져 전도성 물질의 매립 및 식각 공정에 어려움이 발생되며, 공정의 신뢰성도 저하된다.
따라서, 본 발명은 하부 전극을 실린더 구조로 형성함과 동시에 실린더 구조의 내측벽에 다수의 돌출부를 형성하고 선택 공정으로 하부 전극의 표면에 반구형실리콘을 형성하여 주므로써 외부 면적뿐만 아니라 내부 면적도 최대한으로 활용하여 캐패시턴스를 증가시키고, 커패시터의 높이를 낮춰 후속 공정을 용이하게 실시할 수 있도록 하며, 기존의 외부 핀 타입에서 생길 수 있는 핀 파손으로 인한 브릿지(Bridge) 문제를 크게 감소시켜 상기의 문제점을 해결할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판12 : 층간 절연막
13 : 콘택 플러그14 : 하부 전극용 제 1 전도성 물질층
15 : 하부 전극용 희생 산화막16 : 절연막
17 : 하부 전극용 제 2 전도성 물질층
100 : 하부 전극200 : 유전체막
300 : 상부 전극
본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 소정의 공정을 통해 층간 절연막과 콘택 플러그가 형성된 반도체 기판 상부에 하부 전극용 제 1 전도성 물질층 및 하부 전극용 희생 산화막을 반복하여 교호적으로 목표 두께까지 형성하는 단계, 다수의 제 1 전도성 물질층 중 최하부층이 잔류되도록 콘택 플러그 상부의 소정 영역의 다수의 제 1 전도성 물질층 및 다수의 희생 산화막을 제거하여 호을 형성하는 단계, 전체 상부에 절연막을 형성하는 단계, 절연막, 제 1 전도성 물질층 및 희생 산화막의 일부를 제거하여 콘택 플러그를 포함한 층간 절연막 상에 기둥 모양의 패턴을 형성하는 단계, 패턴의 측벽에 하부 전극용 제 2 전도성 물질층을 형성하는 단계, 패턴을 이루는 희생 산화막 및 절연막을 제거하므로써 제 1 전도성 물질층과 제 2 전도성 물질층으로 이루어진 하부 전극이 형성되는 단계, 전체 상부에 유전체막을 형성하는 단계 및 전체 상부에 상부 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기의 단계에서, 제 1 전도성 물질층은 화학 기상 증착법을 통해 약 200Å의 두께로 폴리실리콘이나 질화 티타늄막을 증착하여 형성하며, 희생 산화막은 플라즈마 화학 기상 증착법을 통해 약 500Å의 두께로 PSG를 증착하여 형성한다. 이때, 제 1 전도성 물질층 및 희생 산화막은 2층 내지 15층으로 형성된다.
홀은 기둥 모양의 패턴을 이루는 희생 산화막 및 절연막이 제거될 수 있는 크기로 형성된다.
절연막은 PSG나 USG와 같이 습식 식각율이 높은 절연 물질을 이용하여 500 내지 1000Å의 두께로 형성한다.
제 2 전도성 물질층은 전체 상부에 약 200Å의 전도성 물질을 형성한 후 전면 식각 공정을 통해 형성되며, 전도성 물질로는 폴리실리콘을 사용한다.
하부 전극을 형성한 후에 하부 전극의 표면에 반구형 폴리실리콘을 형성할 수도 있다.
유전체막은 화학기상 증착법이나 원자층 증착법을 통해 50 내지 100Å의 두께로 탄탈륨 산화막 또는 알루미늄 산화막을 증착하여 형성한다.
상부 전극은 화학기상 증착법을 통해 200 내지 400Å의 두께로 폴리실리콘이나 질화티타늄을 증착하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소정의 공정을 통해 트랜지스터 및 비트 라인 금속 배선 등과 같이 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11)의 전체 상부에 층간 절연막(12)을 형성한 후 포토 리소그라피/식각 공정을 통해 소정 영역의 층간 절연막(12)을 제거하여 층간 절연막(12) 하부의 접합부를 노출시킨다. 이후 층간 절연막(12)이 제거된 콘택홀 영역에 소정의 공정으로 전도성 물질을 매립하여 콘택 플러그(13)를 형성한다.
콘택 플러그(13)가 형성되면, 전체 상부에 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)을 반복하여 교호적으로 목표 두께까지 형성한다.
이때, 하부 전극용 제 1 전도성 물질층(14)은 화학 기상 증착법으로 폴리실리콘이나 질화 티타늄막을 증착하여 형성하며, 하부 전극용 희생 산화막(15)은 플라즈마 화학 기상 증착법으로 PSG를 증착하여 형성한다. 또한, 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)의 두께는 형성되는 층수 및 최종 목표 두께에 따라 조절되며, 이상적으로는 약 200Å 두께의 하부 전극용 제 1 전도성 물질층(14)과 약 500Å 두께의 하부 전극용 희생 산화막(15)을 교호적으로 반복 증착하여 2층 내지 15층으로 형성한다.
도 1b를 참조하면, 포토 리소그라피/식각 공정으로 콘택 플러그(13) 상부의 소정 영역의 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)을 제거한다. 이때, 식각 공정은 공정 조건을 조절하여 최하부층인 하부 전극용 제 1 전도성 물질층(14)에서 식각이 정지되도록 한다.
즉, 식각 공정을 진행하는 과정에서 노출되는 물질에 따라 식각제를 달리하여 공정 조건을 조절하며, 최하부층인 하부 전극용 제 1 전도성 물질층(14)이 노출되었을 때 식각 공정을 완료한다. 이로써 소정 영역의 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)이 제거되어, 최하부층인 하부 전극용 제 1 전도성 물질층(14)의 표면이 노출된다.
상기에서, 소정 영역의 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)을 제거하는 이유는 후속 공정에서 하부 전극용 제 1 전도성 물질층(14)간에 형성된 하부 전극용 희생 산화막(15)을 제거하기 위한 산화막 제거용 홀을 형성하기 위해서이다. 따라서, 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)이 제거되는 영역은 후속 공정에서 하부 전극용 희생 산화막(15)을 제거할 수 있을 정도의 영역으로 한정한다.
도 1c를 참조하면, 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)이 제거된 영역이 매립되도록 전체 상부에 절연막(16)을 형성한다. 절연막(16)은 습식 식각율이 높은 PSG나 USG와 같은 물질을 이용하며 500 내지 1000Å의 두께로 형성한다.
이때, 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)이 제거된 영역은 종횡비가 높고, 상부의 단차 피복성이 불량하여 절연막(16)이 완전히 매립되지 않을 수 있으나, 후속 공정에서 절연막(16)은 제거되므로 문제가 되지 않는다.
도 1d를 참조하면, 포토 리소그라피/식각 공정을 통해 절연막(16), 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)을 패터닝하여 콘택 플러그(13)를 포함한 층간 절연막(12)의 소정 영역에만 잔류시킨다. 이로써, 교호적으로 반복 증착된 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)은 절연막(16)과 함께 적어도 콘택 플러그(13)를 포함한 층간 절연막(12) 상에 기둥 모양의 패턴을 이루게 된다.
도 1e를 참조하면, 전체 상부에 하부 전극용 제 2 전도성 물질층(17)을 약 200Å의 두께로 형성한 후 전면 식각 공정을 통해 절연막(16), 하부 전극용 제 1 전도성 물질층(14) 및 하부 전극용 희생 산화막(15)으로 이루어진 패턴의 측벽에만 하부 전극용 제 2 전도성 물질층(17)을 잔류시키므로, 제 2 전도성 물질층(17) 및 하부 전극용 제 1 전도성 물질층(14)으로 이루어진 하부 전극(100)이 실린더 구조의 형태를 갖추게 된다.
하부 전극용 제 2 전도성 물질층(17)은 폴리실리콘으로 형성할 수 있다.
도 1f를 참조하면, 소정의 식각 공정을 통해 하부 전극용 희생 산화막(15) 및 절연막(16)을 완전히 제거한다. 이때, 식각 공정은 습식 식각으로 실시한다.
하부 전극용 희생 산화막(15) 및 절연막(16)이 제거되면, 하부 전극용 제 1 전도성 물질층(14)은 하부 전극용 제 2 전도성 물질층(17)의 내측벽에 잔류하여 하부 전극(100)의 돌출부 역할을 한다. 이로써, 하부 전극(100)은 최하부의 하부 전극용 제 1 전도성 물질층(14)과 제 2 전도성 물질층(17)에 의해 실린더 구조로 형성되면서, 제 2 전도성 물질층(17) 측벽에 잔류하여 돌출부 역할을 하는 나머지 하부 전극용 제 1 전도성 물질층(14)에 의해 이너 핀 타입(Inner pin type)으로 형성된다.
이후 도면에는 도시되어 있지 않지만, 하부 전극용 희생 산화막(15) 및 절연막(16)을 제거한 후에는 소정의 공정을 통해 하부 전극(100)의 표면에 반구형 폴리실리콘(Hemispherical Grain; HSG)을 형성할 수도 있다. 반구형 폴리실리콘이 형성되면 하부 전극(100)의 표면적을 더욱 더 증가된다.
도 1g를 참조하면, 하부 전극(100)을 포함한 전체 상부에 유전체막(200)을 형성한다. 이후 통상의 열처리를 통해 유전체막(200)의 막질을 향상시킨다.
유전체막(200)은 단차 피복성이 우수한 물질을 이용하여 50 내지 100Å의 두께로 형성하며, 화학기상 증착법이나 원자층 증착법으로 유전체막(200)을 형성하여 단차 피복 특성을 더욱 더 향상시킨다. 예로써 유전체막(200)은 탄탈륨 산화막 또는 알루미늄 산화막을 이용하여 형성할 수 있다.
도 1h를 참조하면, 유전체막(200) 상에 캐패시터의 상부 전극(300)을 형성한다. 상부 전극(300)은 화학기상 증착법으로 폴리실리콘이나 질화티타늄을 증착하여 형성하며, 200 내지 400Å의 두께로 형성한다.
상기에서 하부 전극용 전도성 물질층(14 및 17)을 질화 티타늄과 같은 금속 물질로 형성할 경우 유효 산화막 두께(Tox)를 약 2/3로 감시킬 수 있어, 최종적으로 약 1.5배의 면적을 증대시킬 수 있다. 이 경우 기존의 기술에 비해 전체적으로 하부 전극의 면적을 약 125% 정도 증가시킬 수 있고, 반대로 하부 전극의 높이를 약 56% 정도 감소시킬 수 있다.
상기의 공정을 통해 커패시터를 제조한 경우 감소시킬 수 있는 커패시터의 높이를 계산해보면 다음과 같다.
실리콘/유전체/금속구조로 이루어진 종래의 커패시터 구조에서 유전체의 유효 산화막 두께(Tox)는 약 30Å 정도이다. 캐패시터의 높이를 'H'㎛로 하고, 캐패시터의 둘레를 'P'㎛로 하고, 캐패시터 평면 면적을 'A'㎛2라 하면, 유효 캐패시터의 면적(S1)은 하기의 수학식 1에 따라 구할 수 있다.
또한, 하부 전극의 유효 캐패시터 면적(S2)은 하기의 수학식 2에 따라 구할 수 있다.
n : 다중 적층막의 개수(제 1 전도성 물질층 및 희생 산화막의 층수)
t : 다중 적층 전극의 두께(제 1 전도성 물질층 및 희생 산화막의 총두께)
a : 내부 구멍의 크기(산화막 제거용 홀의 크기)
상기의 수학식 2에서 a가 A/3이라고 하면, 하부 전극의 유효 캐패시터 면적(S2)은 하기의 수학식 3에 따라 구해진다.
이때, n이 2보다 크게 되면, 즉 제 1 전도성 물질층 및 희생 산화막의 층수가 2층 이상일 경우 S1은 S2보다 작게된다.
예를 들어, n=10, t=0.02, A=0.03, H=1. P=0.8이라고 하면, S1은 0.83인데 반해, S2=1.84가 되어 본 발명의 유효 캐패시터 면적이 종래의 유효 캐패시터 면적보다 큰 값을 가진다. 이는 종래의 실린더형 하부 전극의 유효 커패시터 면적인 약 1.63에 비해서도 큰 값이다.
상술한 바와 같이, 본 발명은 실린더 구조으로 형성된 하부 전극의 내측벽에 다수의 돌출부를 형성하고, 전체 표면에 반구형 실리콘을 형성하므로써 정전 용량을 최대한으로 확보하고, 돌출부가 파손되는 것을 최대한 억제하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킴과 동시에 커패시터의 높이를 낮추어 후속 공정을 용이하게 할 수 있다.
Claims (10)
- 소정의 공정을 통해 층간 절연막과 콘택 플러그가 형성된 반도체 기판 상부에 하부 전극용 제 1 전도성 물질층 및 하부 전극용 희생 산화막을 반복하여 교호적으로 목표 두께까지 형성하는 단계;상기 다수의 제 1 전도성 물질층 중 최하부층이 잔류되도록 상기 콘택 플러그 상부의 소정 영역의 상기 다수의 제 1 전도성 물질층 및 상기 다수의 희생 산화막을 제거하여 호을 형성하는 단계;전체 상부에 절연막을 형성하는 단계;상기 절연막, 상기 제 1 전도성 물질층 및 상기 희생 산화막의 일부를 제거하여 상기 콘택 플러그를 포함한 상기 층간 절연막 상에 기둥 모양의 패턴을 형성하는 단계;상기 패턴의 측벽에 하부 전극용 제 2 전도성 물질층을 형성하는 단계;상기 패턴을 이루는 희생 산화막 및 절연막을 제거하므로써 상기 제 1 전도성 물질층과 상기 제 2 전도성 물질층으로 이루어진 하부 전극이 형성되는 단계;전체 상부에 유전체막을 형성하는 단계; 및전체 상부에 상부 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 전도성 물질층은 화학 기상 증착법을 통해 약 200Å의 두께로 폴리실리콘이나 질화 티타늄막을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 희생 산화막은 플라즈마 화학 기상 증착법을 통해 약 500Å의 두께로 PSG를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 전도성 물질층 및 상기 희생 산화막은 2층 내지 15층으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 홀은 상기 패턴을 이루는 상기 희생 산화막 및 상기 절연막이 제거될 수 있는 크기로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서상기 절연막은 PSG나 USG와 같이 습식 식각율이 높은 절연 물질을 이용하여 500 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 전도성 물질층은 전체 상부에 약 200Å의 전도성 물질을 형성한 후 전면 식각 공정을 통해 형성되며, 상기 전도성 물질로는 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극을 형성한 후에 상기 하부 전극의 표면에 반구형 폴리실리콘을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 화학기상 증착법이나 원자층 증착법을 통해 50 내지 100Å의 두께로 탄탈륨 산화막 또는 알루미늄 산화막을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극은 화학기상 증착법을 통해 200 내지 400Å의 두께로 폴리실리콘이나 질화티타늄을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112567515A (zh) * | 2018-07-27 | 2021-03-26 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
-
2001
- 2001-11-23 KR KR1020010073418A patent/KR20030042676A/ko not_active Application Discontinuation
Cited By (2)
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| CN112567515A (zh) * | 2018-07-27 | 2021-03-26 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
| CN112567515B (zh) * | 2018-07-27 | 2024-05-07 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
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