KR100724327B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR100724327B1
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이치로 가케하시
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Abstract

반도체 장치는 각각이 대응하는 원통형 전극을 포함하는 원통형 커패시터를 포함한다. 각 원통형 전극은 반구형 실리콘 그레인을 포함한다. 원통형 전극의 상부 영역으로부터 돌출하는 반구형 실리콘 그레인은 큰 크기를 가지고, 원통형 전극의 하부 영역으로부터 돌출하는 반구형 실리콘 그레인은 작은 크기를 가지거나 또는 원통형 전극의 하부 영역은 반구형 실리콘 그레인을 갖지 않는다.
비정질 반도체, 하부 전극, 상부 전극, 절연층, HSG, 원통형 커패시터

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1 은 본 발명의 제 1 실시형태에 따르는 방법에 의해 준비되는 원통형 커패시터를 나타내는 단면도.
도 2 는 제 1 실시형태에 관한 방법에 포함되는 제 1 단계를 나타내는 단면도.
도 3 는 제 1 실시형태에 관한 방법에 포함되는 제 2 단계를 나타내는 단면도.
도 4 는 제 1 실시형태에 관한 방법에 포함되는 제 3 단계를 나타내는 단면도.
도 5 는 제 1 실시형태에 관한 방법에 포함되는 제 4 단계를 나타내는 단면도.
도 6 는 제 1 실시형태에 관한 방법에 포함되는 제 5 단계를 나타내는 단면도.
도 7 는 제 1 실시형태에 관한 방법에 포함되는 제 6 단계를 나타내는 단면도.
도 8 는 제 1 실시형태에 관한 방법에 포함되는 제 7 단계를 나타내는 단면 도.
도 9 는 제 1 실시형태에 관한 방법에 포함되는 제 8 단계를 나타내는 단면도.
도 10 는 제 3 실시형태에 따르는 방법에 포함되는 단계를 나타내는 단면도.
도 11 는 제 4 실시형태에 따르는 방법에 포함되는 제 1 단계를 나타내는 단면도.
도 12 는 제 4 실시형태에 관한 방법에 포함되는 제 2 단계를 나타내는 단면도.
도 13 는 제 4 실시형태에 관한 방법에 포함되는 제 3 단계를 나타내는 단면도.
도 14 는 제 4 실시형태에 관한 방법에 포함되는 제 4 단계를 나타내는 단면도.
도 15 는 제 5 실시형태에 따르는 방법에 포함되는 제 1 단계를 나타내는 단면도.
도 16 는 제 5 실시형태에 관한 방법에 포함되는 제 2 단계를 나타내는 단면도.
도 17 는 제 5 실시형태에 대한 변형에 포함되는 제 1 단계를 나타내는 단면도.
도 18 는 제 5 실시형태에 대한 변형에 포함되는 제 2 단계를 나타내는 단면도.
도 19 는 제 6 실시형태에 따르는 방법에 포함되는 제 1 단계를 나타내는 단면도.
도 20 는 제 6 실시형태에 관한 방법에 포함되는 제 2 단계를 나타내는 단면도.
도 21 는 제 6 실시형태에 관한 방법의 변형에 포함되는 제 1 단계를 나타내는 단면도.
도 22 는 제 6 실시형태에 관한 방법의 변형에 포함되는 제 2 단계를 나타내는 단면도.
도 23a 는 공지된 방법에 포함되는 제 1 단계를 나타내는 단면도.
도 23b 는 공지된 방법에 포함되는 제 2 단계를 나타내는 단면도.
※ 도면의 주요부호에 대한 설명
1: 반도체 기판 15: 제 3 층간 절연층
2: 분리영역 19: 비정질 시리콘층
4: p-웰 영역 20: 하부 전극
5: 게이트 절연층 21: 커패시터 절연층
6: 폴리 실리콘층 22: 상부 전극
7: 실리사이드층 23: 산화물층
8: 게이트 전극 24: 절연층
10: 제 1 층간 절연층
12: 제 2 층간 절연층
본 출원은 일본 특허출원 JP 2004-186805 및 2005-181977 에 대한 우선권 주장 출원이고, 그것에 관한 개시가 여기에서 참조로서 병합된다.
1. 발명의 분야
본 발명은 반도체 장치 및 반도체 장치 제조방법에 관한 것이다. 본 발명은 상세하게는 원통형 커패시터를 포함하는 반도체 장치 및 그러한 반도체 장치의 제조방법에 관한 것이다.
2. 관련기술의 설명
최근 몇 년 동안, 큰 용량을 가지는 반도체 장치가 점점 더 요구되고 있다. 따라서, 예를 들어, 1 Gbit 용량과 같은 대용량의 동적 랜덤 액세스 메모리가 (DRAM) 실용화된다.
DRAM 용 메모리 셀들은 보통 각각 게이트 트랜지스터 및 커패시터를 포함한다. 커패시터에 저장된 전하는 정보에 대응되고 트랜지스터를 이용하여 전송된다. 커패시터는 트랜지스터의 확산층 전극에 연결되고, 확산층 전극 위에 위치하거나 또는 게이트 전극 및 확산층 전극 전면에 걸쳐서 배치된다. 커패시터는 확산층 전극에 연결되는 하부 전극, 공통적으로 연결되는 상부 전극, 및 그 사이에 위치하는 절연층을 포함한다.
게이트 트랜지스터 크기의 축소는 각 커패시터에 의한 점유면적의 감소에 이르게 한다. 그러나, 커패시터에 저장된 전하가 정보에 대응되기 때문에 커패시터는 메모리의 동작을 확보하기에 충분한 커패시턴스를 가질 필요가 있다. 이하의 기술, 얇은 두께를 가지는 절연막 (유전체 막) 의 이용, 고 유전 상수를 가지는 커패시터 절연층의 이용, 넓은 표면적을 가지는 커패시터 전극의 이용 등은 충분한 커패시턴스를 가지는 작은-크기의 커패시터를 얻는 데에 효과적이다.
즉, 그러한 얇은 유전체 막 또는 고-표면적 (high-surface area) 커패시터가 이용된다. 얇은 유전체 막을 얻기 위해, 종래 유전체 막의 두께가 감소되거나, 고 유전 상수를 가지는 신재료가 이용된다. 이것은 신뢰도의 감소에 이르도록 한다.
고-표면적 커패시터를 얻기 위한 두가지 방법이 있다. 하나는 큰 애스팩트비 (large aspect ratio) 를 가지는 원통형 커패시터를 이용하는 것이고, 다른 하나는 다듬지 않은 실리콘층 또는 그곳으로부터 돌출되어 나오는 반구형 실리콘 그레인 (Hemispherical Silicon Grain;이하에서는 HSG 라고 한다) 을 가지는 실리콘층을 이용하는 것이다.
HSG 층은 다음과 같이 형성된다. 원통형 커패시터의 하부 전극 형성을 위해 비정질 실리콘 층이 형성되고, 그 후 SiH4 또는 SiH6 을 포함하는 분위기 중에서 비정질 실리콘 층을 열-처리하는 것에 의해 씨딩 (seeding) 되고, 결과물인 비정질 실리콘 층은 고진공 조건 하에서 더욱 열-처리되며, 그것에 의하여 HSG 는 비정질 실리콘 층으로부터 돌출되도록 형성된다. 씨딩 처리에 의해 제공되는 실리콘 원자는 열 처리에 의해 크리스탈 그레인을 성장하도록 허용된다.
비정질 실리콘 층이 인 (P) 과 같은 많은 양의 불순물을 포함하는 경우, 불순물이 실리콘 원자의 이동을 방해하기 때문에 크리스탈 그레인은 충분히 성장할 수 없다. 통상, HSG 층은 1E20 내지 2E20 atoms/㎤ 또는 그 보다 작은 불순물 농도를 가지는 비정질 실리콘 층을 열-처리하는 것에 의해 준비된다. 만약 얻게된 HSG 층이 낮은 불순물 농도로 인해 만족스럽지 못한 전기적 성질을 갖는다면, HSG 층은 PH3 를 포함하는 공기 중에서 HSG 층을 열-처리하는 것에 의해 P 가 도핑되고, 그것에 의하여 HSG 층의 불순물 농도는 증가된다. 이러한 기술에 따라, 공지된 커패시터의 표면적보다 2 배 더 넓은 표면적을 가지는 커패시터가 준비될 수 있고, 따라서, 소망의 용량을 가지는 작은-크기의 메모리 셀이 얻어질 수 있다. 만약 이러한 기술을 전술한 두 기술과 조합하여 이용한다면, 더 많은 이점들을 얻을 수 있다.
게이트 트랜지스터의 크기 감소는 원통형 실린더의 크기 감소에 이르도록 한다. 따라서, 원통형 실린더는 더 작은 직경을 가지고, 서로 인접하는 원통형 실린더들 사이의 거리는 짧다. 반면, HSG 층은 쉽게 박리된다. 박리된 HSG 층은 원통형 커패시터들 사이에서 단락회로를 야기한다. 이것은 메모리출력의 감소를 야기한다. HSG 의 박리로 인해 발생하는 단락회로를 방지하기 위하여, HSG 의 성장을 부분적으로 억제하는 것이 필요하다.
일본 특허 공개공보 제 2000-196042 호, 제 2002-368133 호, 제 2000-216346 호 (이하에서는 각각 특허문헌 1, 2 및 3 이라 한다.) 는 HSG 층이 쉽게 박리되는 원통형 전극으로부터 HSG 가 성장하는 것을 부분적으로 억제하는 것에 관한 기술을 개시한다. 특허문헌 1 및 2 에 따르면, 원통형 전극의 정상단부로부터 돌출되는 HSG 및 박스-형태의 전극 에지로부터 돌출되는 HSG 가 성장하는 것이 방지되고, 그것에 의하여 이러한 전극들 사이에서 단락회로가 발생하는 것이 방지된다. 특허문서 3 에 따르면, 원통형 전극의 외부 벽으로부터 돌출되어 위치하는 HSG 는 원통형 전극의 내부 벽으로부터 돌출되는 HSG 의 크기와 다른 크기를 갖는다.
일본 특허 공개공보 제 2001-196562 호 (이하에서는 특허문헌 4 라 한다) 는 HSG 의 형성 동안에 원통 벽에 위치하는 전극의 제거로 인하여 원통 벽과 접하는 산화물이 노출되는 것을 방지하는 것에 관한 기술을 개시한다. 일본 특허 공개공보 제 2002-222871 호 (이하에서는 특허문헌 5 라 한다) 는 HSG 를 한 단계로 형성하는 것에 의해 프로세스 비용을 감소시키는 것 및 처리율을 증가시키는 것에 관한 기술을 개시한다. 일본 특허 공개공보 제 2002-334940 호 (이하에서는 특허문헌 6 이라 한다) 는 접속 플러그를 금속 와이어에 직접연결하는 것에 의해 HSG 의 내부벽을 가지는 오목형 커패시터의 저항을 감소시키는 것에 관한 기술을 개시한다.
전술한 종래 기술에서, HSG 는 한 단계로 형성되고, 커패시터의 저항은 감소되며, 박리된 HSG 층으로 인해 단락회로가 발생하는 것이 방지되거나 또는 인접하는 원통형 커패시터들이 단락회로가 되는 것이 방지된다. DRAM 용 미세 커패시터를 제조하는 방법과 그러한 커패시터의 구성은 이하에서 기술되는 바와 같이 문 제가 있다.
메모리 셀의 고집적화를 위해, 홀 (hole) 은 고 애스팩트비를 가지도록 에칭하는 것에 의해 형성된다. 그러한 홀은 그것의 상위구역의 직경보다 작은 직경을 가지는 하위구역을 갖는다. 도 23a 를 참조하면, 마스크 절연층 (33) 및 제 2 층간 절연층 (34) 은 접속 플러그 (32) 를 포함하는 제 1 층간 절연층 (31) 상에 정렬된다. 원통형 커패시터의 형성을 위해 리소그래피 (lithography) 에 의해 형성되는 커패시터 홀 (35) 은 마스크 절연층 (33) 및 제2 층간 절연층 (34) 을 통하여 확장한다. 각각의 커패시터 홀 (35) 은, 설계값 및 하위구역과 동일한 직경을 가지는 a-a' 로 표현되고, 커패시터 홀 (35) 이 리소그래피에 의해 형성되는 경우에 각각이 설계값과 상이한 직경을 가지는 b-b', c-c', 또는 d-d' 로 표현되는 상부 개구부를 갖는다.
상부 개구부의 직경 a-a' 은 설계값과 동일하다. 그러나, 상부 개구부 a-a' 의 아래에 위치하는 상위구역 b-b' 은 상부 개구부 a-a' 의 직경보다 큰 직경을 가지고, 상위구역 b-b' 의 아래에 위치하는 하위구역 c-c' 는 상위구역 b-b' 의 직경보다 작은 직경을 가지며, 하위구역 c-c' 는 그것의 바닥을 향해 점점 좁아진다. 그리고 커패시터 홀 (35) 은 소위 휘어지는 (bowing) 형상의 단면을 갖는다. 10 이상의 측면 비율의 홀을 가지는 전류 고-용량 메모리에 있어서, 에칭 기체가 하부 영역에 충분히 공급되지 않기 때문에 홀의 하부 영역은 에칭되기 어렵다. 따라서, 하부 영역의 직경이 작아지는 문제점이 있다.
커패시터 홀 (35) 은 그것의 아래에 위치하는 각 접속 플러그 (32) 에 접속 될 필요가 있다. 커패시터 홀 (35) 의 바닥은 마스크 절연층 (33) 과 접촉하고, 따라서 마스크 절연층을 에칭 중단자라 한다. 마스크 절연층 (33) 이 에칭된 경우, 만약 커패시터 홀 (35) 이 접속 플러그 (32) 와 잘못 결합되었다면 제 1 층간 절연층 (31) 은 부분적으로 에칭된다. 따라서, 접속 플러그 (32) 의 측면과 접촉하는 커패시터 홀 (35) 의 하위 구역 d-d' 은 다른 구역들의 크기보다 작은 크기를 갖는다는 문제점이 있다. 즉, 커패시터 홀 (35) 에서, 하위 구역 c-c' 은 그것의 설계값보다 작은 직경을 가지고, 하위구역 d-d' 는 그것의 설계값보다 작은 크기를 가진다.
커패시터에 대하여 원통형 하부 전극을 형성하기 위한 실리콘층 (36) 은 전술한 형태를 가지는 커패시터 홀 (35) 의 벽과 바닥 위에 형성된다. 실리콘층 (36) 은 HSG (37) 를 갖는 하부 전극이 준비되는 것에 의해 처리된다. 그 후 커패시터 절연층 (38) 은 HSG (37) 를 커버하도록 형성된다. HSG (37) 는 촘촘하게 정렬되거나 또는 하부 전극의 하위 구역에서 서로 접촉한다. 하부 전극의 하위 구역은 그것의 설계값보다 작은 크기를 갖는다. 예를 들어, 하위 구역은 홀, 하위 구역 d-d', 및 하위 구역 c-c' 의 바닥이다. 커패시터 절연층 (38) 은 촘촘하게 정렬된 HSG (37) 상에서 균일하게 성장하지 않기 때문에 커패시터 절연층 (38) 은 두께에 있어서 균일하지 않고, 따라서 얇은 구획들을 갖는다.
HSG (37) 는 도 23b 에 도시된 바와 같이 그들의 설계값 보다 작은 크기의 좁은 구역을 가지는 하부 전극으로부터 돌출되고, 만약 이러한 HSG (37) 가 주변 구역 직경의 절반보다 더 큰 직경을 갖는다면, 각각의 하부 전극 내부 벽의 주변 구역으로부터 돌출되는 HSG (37) 는 서로 접촉한다. 좁은 공간은 HSG (37) 사이에서 서로 접촉되어 있다. 커패시터 절연층 (38) 을 형성하기 위한 반응성 큰 기체는 좁은 공간으로 들어가기 어렵기 때문에, 커패시터 절연층 (38) 의 스텝 커버리지는 불충분하며, 따라서, 커패시터 절연층 (38) 은 그러한 얇은 구획들을 갖는다. 산소와 같은 산화성 물질은 커패시터 절연층 (38) 의 산화 동안에 좁은 공간에서 소모되기 때문에, 커패시터 절연층 (38) 은 충분히 산화될 수 없다. 즉, 반응성이 큰 기체가 좁은 공간에 충분히 공급되지 않기 때문에 좁은 공간에서 반응성이 큰 기체는 희박해진다.
고 전기장이 커패시터 절연층 (38) 의 얇은 구획에 적용되는 경우, 얇은 구획들로부터 전류가 누설된다. 커패시터 절연층 (38) 두께의 감소는 그것의 절연 내력 (dielectric strength) 의 감소를 야기한다. 비록 커패시터 절연층 (38) 이 산화에 의해 절연 내력에 있어서 보통 개선된다고 할지라도, 산화성 물질이 좁은 공간에 충분히 공급되기 때문에 커패시터 절연층 (38) 은 낮은 절연 내력을 갖는 문제점이 있다.
따라서, 본 발명의 목적은 고-신뢰도 반도체 장치 및 그러한 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 반도체 장치는 대응되는 원통형 전극을 각각 포함하는 원통형 커패시터를 포함한다. 각각의 원통형 전극은 HSG 를 포함하고, 원통형 전극의 상 부 영역으로부터 돌출되는 HSG 는 큰 크기를 갖으며, 원통형 전극의 하부 영역으로부터 돌출되는 반구형 실리콘 그레인은 작은 크기를 갖거나 또는 원통형 전극의 하부 영역은 반구형 실리콘 그레인을 갖지 않는다.
반도체 장치에서, 주변 구역으로부터 돌출되는 HSG 에 있어서, 각각의 원통형 전극의 내부 벽은 주변 구역 직경의 절반 보다 작은 크기를 갖는다.
반도체 장치에서, 원통형 커패시터 각각은, 개구부, 개구부의 직경보다 크거나 같은 직경을 가지며 개구부 아래에 위치하는 상위 주변 구역, 및 개구부의 직경 보다 작은 직경을 가지며 상위 주변 구역 아래에 위치하는 하위 주변 구역을 갖는다.
반도체 장치에서, 원통형 전극의 외부 벽은 HSG 를 갖지 않고, 원통형 커패시터는 왕관 형상을 갖는다.
본 발명에 따라 반도체 장치를 제조하는 방법은, 반도체 기판상에 층간 절연층을 형성하는 단계, 층간 절연층상에 커패시터-형성 영역을 정의하고, 그 후 원통형 홀을 형성하기 위해 커패시터-형성 영역에 대응하는 층간 절연층의 일부분을 제거하는 단계, 반도체 기판 상에 커패시터에 대하여 하부 전극을 형성하기 위해 비정질 반도체 층을 형성하는 단계, 불순물을 이용하여 비정질 반도체 층을 도핑하는 단계로서, 비정질 반도체 일부분의 불순물 농도는 수직 방향으로 변화하고, 그 일부분은 원통형 홀에 위치하는 단계, 비정질 반도체 층을 씨딩하는 단계, HSG 를 형성하기 위해 결과물인 비정질 반도체 층을 열-처리하는 단계, 커패시터 절연층을 형성하는 단계, 및 커패시터에 대한 상부 전극을 형성하는 단계를 포함한다.
이러한 방법은 하부 전극을 둘러싸는 층간 절연층을 부분적으로 또는 전체적으로 제거하는 단계를 더 포함한다.
그 방법에서, 비정질 반도체 층은 이온 주입에 의해 도핑되고, 원통형 홀에 위치하는 비정질 반도체 층의 하부는 비정질 반도체 층의 상부의 불순물 농도보다 더 큰 불순물 농도를 갖는다.
그 방법에서, 도핑하는 단계는 비정질 반도체 층 상에 절연층을 형성하는 서브-단계 및 비정질 반도체 층을 기체 불순물로 부분적으로 도핑하는 서브-단계를 포함하고, 원통형 홀에 위치하는 비정질 반도체 층은 하부는 비정질 반도체 층의 상부의 불순물 농도보다 더 큰 불순물 농도를 갖는다.
본 발명에 따라 반도체 장치를 제조하는 방법은, 반도체 기판상에 층간 절연층을 형성하는 단계, 층간 절연층 상에 커패시터-형성 영역을 정의하고, 그 후 커패시터-형성 영역에 대응하는 층간 절연층 부분을 제거하여 원통형 홀을 형성하는 단계, 커패시터용 하부 전극을 형성하기 위해 반도체 기판 전면에 비정질 반도체 층을 형성하는 단계, 원통형 홀에 위치하는 비정질 반도체 층의 원통형 하부를 절연층으로 커버링하는 단계, 비정질 반도체 층을 씨딩하는 단계, 비정질 반도체 층이 반구형 실리콘 그레인을 형성하도록 열-처리하는 단계, 커패시터 절연층을 형성하는 단계, 및 커패시터용 상부 전극을 형성하는 단계를 포함한다.
이러한 방법은 하부 전극을 둘러싸는 층간 절연층을 부분적으로 또는 전체적으로 제거하는 단계를 더 포함한다.
커패시터 절연층은 균일한 두께를 갖고 따라서 전류가 누설되는 얇은 구획이 없기 때문에, 반도체 장치는 고 신뢰도를 가진다. 반도체 장치는 본 발명의 방법에 의해 제조될 수 있다.
본 발명에 따르는 반도체 장치 및 본 발명에 따라 반도체 장치를 제조하는 방법이 첨부되는 도면을 참조하여 설명될 것이다.
제 1 실시형태
본 발명의 제 1 실시형태에 따르는 반도체 장치 제조방법이 도 1 내지 9 를 참조하여 설명될 것이다. 도 1 은 본 실시형태에 관한 방법에 의해 제조된 반도체에 포함되는 원통형 커패시터 중의 하나를 나타내는 단면도이다. 도 2 내지 9 는 반도체 장치를 제조하는 것에 관한 원칙적 단계를 나타내는 단면도이다.
도 2 에서 나타내는 바와 같이, 분리 영역 (2) 은 반도체 기판 (1) 에서 형성되고, 메모리 셀들을 움직이는 게이트 트랜지스터 (3) 는 그 후 반도체 기판 (1) 에서 정렬되는 p-웰 영역 (4) 상에 형성된다. 게이트 트랜지스터 (3) 각각은 대응하는 게이트 전극 (8), 게이트 전극 (8) 과 정렬되는 소스/드레인 확산 영역 (9) 을 포함한다. 게이트 전극 (8) 각각은 대응하는 게이트 절연층 (5), 폴리실리콘층 (6), 및 실리사이드층 (7) 을 포함하고, 그러한 층들은 이 순서대로 정렬된다. 분리 영역 (2) 에서 확장되는 게이트 전극 (8) 의 일부분은 와이어로서 이용된다.
도 3 에서 나타내는 바와 같이, 제 1 층간 절연층 (10) 은 게이트 트랜지스터 (3) 상에 형성되고, 접촉 홀들은 각각이 대응하는 소스/드레인 확산 영역 (9) 으로 확장되도록 제 1 층간 절연층 (10) 에서 형성된다. 접촉 홀들은 폴리실리 콘 또는 비정질 실리콘으로 채워지고, 그 후 불필요한 부분은 에치백 (etchback) 또는 CMP 에 의해 제거되며, 그것에 의해 폴리실리콘 플러그 (11) 가 접촉 홀들에서 형성된다.
도 4 에서 나타내는 바와 같이, 폴리실리콘 플러그 (11) 가 형성된 이후에, 제 2 층간 절연층 (12) 은 폴리 실리콘 플러그 (11) 위에 형성되고, 그 후 제 1 층간 절연층 (10) 및 홀이 리소그래피 및 비등방성 건식 에칭에 의해 제 2 층간 절연층 (12) 에서 형성된다. 이러한 홀들은 TiN 및 W 로 채워지고, 그 후 불필요한 부분은 에치백 또는 CMP 에 의해 제거되며, 그것에 의해 W 플러그 (13) 가 홀들에서 형성된다. TiN 및 W 는 제 2 층간 절연층 상에 축적되고, 비트 라인 (14) 이 리소그래피 및 비등방성 건식 에칭에 의해 형성된다.
도 5 에서 나타내는 바와 같이, 제 3 층간 절연층 (15) 이 비트 라인 (14) 상에 형성되고, 홀들은 리소그래피 및 비등방성 건식 에칭에 의해 폴리실리콘 플러그 (11) 에 도달하도록 형성된다. 이러한 홀들은 폴리실리콘 또는 비정질 실리콘으로 채워지고, 그 후 불필요한 부분은 에치백 또는 CMP 에 의해 제거되며, 그것에 의해 접속 플러그 (16) 가 홀들에서 형성된다. 질화물층 (17) 은 접속 플러그 (16) 상에 형성되고, 제 3 층간 절연층 (15) 및 2 내지 3 ㎛ 의 두께를 가지는 플라즈마 산화물층 (18) 이 질화물층 (17) 상에 형성된다.
도 6 에서 나타내는 바와 같이, 질화물층 (17) 및 플라즈마 산화물층 (18) 을 통해 확장되는 원통형 커패시터 홀은 리소그래피 및 비등방성 건식 에칭에 의해 형성된다. 리소그래피에 의해 형성되는 커패시터 홀 각각은 그것의 설계값과 동일한 직경을 가지는 개구부를 갖지만, 커패시터 홀 각각은 개구부의 직경보다 큰 직경을 가지며 각 개구부의 아래에 위치하는 상위 구역을 가지고, 커패시터 홀 각각은 또한 상위 구역보다 작은 직경을 가지며 상위 구역의 아래에 위치하는 하위 구역을 가지고, 하위 구역은 그것의 바닥을 향해 점점 좁아진다. 그리고 커패시터 홀은 단면에서 휘어지는 형상을 갖는다. 접속 플러그 (16) 는 각각 대응하는 커패시터 홀의 바닥에서 노출된다. 커패시터 홀과 접속 플러그 (16) 사이의 잘못된 결합으로 인해 접속 플러그 (16) 의 측면은 부분적으로 에칭되고, 커패시터 홀의 바닥은 오목한 영역을 갖는다. 1E19 atoms/㎤ 의 인 농도를 가지는 비정질 실리콘층 (19) 은 500 ℃ 내지 600 ℃ 의 성장 온도에서 플라즈마 산화물층 (18) 및 커패시터 홀의 벽과 바닥 상에 형성된다. 비정질 실리콘층 (19) 은 커패시터 홀의 개구부 직경의 4분의 1 보다 작거나 같은 두께를 갖는다. 특히, 비정질 실리콘층 (19) 의 두께는 20 내지 50 ㎚ 이다. 비정질 실리콘층 (19) 은 원통형 커패시터의 원통형 하부 전극을 형성하는 데에 이용된다.
도 7 에서 나타내는 바와 같이, 비정질 실리콘 층 (19) 은, 5E14 atoms/㎠ 의 분량, 0 도의 입사각, 및 100 keV 의 가속 전압과 같은 조건 하에서, 예를 들어, 인과 같은 불순물로 도핑된다. 결과물인 비정질 실리콘층 (19) 은, 1E14 atoms/㎠ 의 분량, 0 도의 입사각, 및 10 keV 의 가속 전압과 같은 조건 하에서, 예를 들어 인과 같은 불순물로 더 도핑된다. 이 단계에서, 커패시터 홀의 하부 구역에 위치하는 비정질 실리콘층 (19) 의 하부 영역은, 비정질 실리콘층 (19) 및 반도체 기판 (1) 에 평행한 평면의 각 하부 영역에 의해 형성되는 각도에 따라 결 정되는 불순물 농도를 갖도록 불순물로 도핑되고, 하위 구역은 커패시터 홀의 상위 구역의 직경보다 작은 직경을 갖는다. 특히, 비정질 실리콘층 (19) 의 하부 영역은 비정질 실리콘층 (19) 다른 영역 보다 더 두껍게 불순물로 도핑된다.
저항층이 비정질 실리콘층 (19) 상에서 제공되고, 그 후 포토리소그래피 프로세스에 의해 부분적으로 제거되며 그에 따라 커패시터 홀에 위치하는 저항층의 일부분이 남겨진다. 도 8 에서 나타나는 바와 같이, 비정질 실리콘층 (19) 은 에치백되고 그에 따라 비정질 실리콘층 (19) 의 영역은 커패시터 홀에 남겨지고, 그것에 의해 서로 분리된 비정질 실리콘막이 준비된다. 비정질 실리콘 막의 상단부는 각 커패시터 홀의 개구부보다 30 내지 100 ㎚ 낮은 위치에 각각 위치한다. 비정질 실리콘 막은 원통형 커패시터의 하부 전극 (원통형 전극) 으로 프로세싱된다. 이 단계에서, 비정질 실리콘층 (19) 의 상부는 건식 에칭에 의해 제거되며, 상부는 불순물로 도핑되고 커패시터 홀의 개구부보다 30 내지 100 ㎚ 낮은 위치로부터 확장된다. 저항층에서 남겨지는 부분은 그 후 과황산을 포함하는 뜨거운 수용액으로 제거된다.
비정질 실리콘층 (19) 이 세정되고, 자연 산화물이 그것으로부터 제거된다. 도 9 에서 나타내는 바와 같이, 정련된 크리스탈 그레인은 550 ℃ 내지 570 ℃ 의 온도에서 모노실린 (monosilane) 또는 디실린 (disilane) 을 포함하는 살포 기체를 이용하는 HSG-형성 장치를 이용하여 비정질 실리콘층 (19) 의 표면에서 형성된다. 정련된 크리스탈 그레인은 어닐링에 의해 성장하고, 그것에 의해 HSG (19b) 가 준비된다. 비정질 실리콘층 (19) 은 HSG (19b) 및 실리콘층 (19a) 으로 변화된 다. 그리고, HSG (19b) 및 실리콘층 (19a) 은 원통형 커패시터의 하부 전극으로서 서빙한다. 실리콘층 (19a) 의 상부 영역으로부터 돌출되는 HSG (19b) 는 실리콘층 (19a) 의 상부 영역보다 더 큰 불순물 농도를 가지는 실리콘층 (19a) 의 하부 영역으로부터 돌출되는 HSG (19b) 의 크기보다 더 큰 크기를 갖는다. 접속 플러그 (16) 와 접촉하는 실리콘층 (19a) 의 하부 영역 또는 바닥으로부터 돌출되는 HSG (19b) 는 작은 크기를 갖기 때문에, 이러한 HSG (19b) 는 서로 접촉하지 않는다.
상부 영역의 HSG (19b) 는 더 큰 크기를 갖고, 하부 영역의 HSG (19b) 는 더 작은 크기를 갖는다. 즉, HSG (19b) 는 HSG (19b) 가 존재하는 수직 위치에 따라 상이한 크기를 갖는다. 원통형의 각 실리콘층 (19a) 내부 벽의 주변 구역으로부터 돌출되는 HSG (19b) 는 주변 구역 직경의 절반보다 작은 크기를 갖고, 따라서 서로 접촉하지 않는다. 실리콘층 (19a) 내부 벽의 더 좁은 주변 구역으로부터 돌출되는 HSG (19b) 는 더 작은 크기를 갖는다. 하부 전극 (20) 의 전체 표면은 거칠다. 하부 전극 (20) 이 고갈되는 것을 막기 위해, 그리고 하부 전극 (20) 의 저항을 감소시키기 위해, 하부 전극 (20) 은 저압 CVD 퍼니스 (furnace) 를 이용하여, 예를 들어, 인과 같은 n-형 불순물로 도핑되고, 그에 따라 하부 전극 (20) 은 5E20 atoms/㎤ 의 인 농도를 갖는다.
커패시터 절연층 (21) 은 반응성이 큰 기체를 이용하여 진공 CVD 에 의해 하부 전극 (20) 상에 형성되고, 그 후 산화성 기체로 산화된다. 이 단계에서, 실리콘층 (19a) 의 하부 영역으로부터 돌출되는 HSG (19b) 는 작은 크기를 가지고, 그에 따라 서로 접촉하지 않으므로, 반응성이 큰 기체는 균일하게 확산된다; 따라서, 커패시터 절연층 (21) 은 균일한 두께를 가지도록 형성될 수 있다. 상부 전극 (22) 은 커패시터 절연층 (21) 상에 제공되고, 그것에 의해 도 1 에서 보여지는 바와 같이 원통형 커패시터가 제공된다. 실리콘층 (19a) 내부 벽의 더 좁은 주변 구역으로부터 돌출되는 HSG (19b) 는 작은 크기를 가지기 때문에, 내부 벽 및 커패시터 절연층 (21) 의 좁은 주변 구역 근처에는 좁은 공간이 없고, 그에 따라 균일한 두께를 가진다. 따라서, 원통형 커패시터는 좋은 절연 특성을 갖는다.
전술한 바와 같이, 본 실시형태에서, 비정질 실리콘층 (19) 의 하부 영역이 불순물로 두껍게 도핑되기 때문에, 비정질 실리콘층의 하부 영역으로부터 돌출되는 HSG (19b) 는 더 작은 크기를 가지고, 그에 따라 서로 접촉하지 않는다. 따라서, 반응성이 큰 기체는 균일하게 확산될 수 있고, 저압 CVD 에 의해 형성되는 커패시터 절연층 (21) 이 커버리지에 있어서 저하되는 것을 방지할 수 있고, 커패시터 절연층 (21) 을 산화시키는 단계에서 산화성 기체의 농도가 부분적으로 감소되는 것을 방지할 수 있다. 산화성 기체는 균일하게 확산될 수 있기 때문에, 커패시터 절연층 (21) 은 균일하게 산화될 수 있고 그에 따라 개선된 절연 특성을 갖는다. 또한, 원자력 혼합은 접속 플러그 (16) 와 실리콘층 (19a) 사이의 접촉 영역에서 발생하기 때문에, 접속 플러그 (16) 와 실리콘층 (19a) 사이의 접촉 저항은 낮다; 따라서, 불완전한 전기적 접속의 수는 매우 적고 고속 동작이 가능하다. 반도체 장치는 균일한 두께의 커패시터 절연층 (21) 을 포함하기 때문에 반도체 장치는 고 신뢰도를 갖는다. 반도체 장치는 전술한 본 실시형태에 관한 방법에 의해 제조될 수 있다.
제 2 실시형태
본 발명의 제 2 실시형태에 따라 반도체 장치를 제조하는 방법이 설명될 것이다. 본 실시형태에서 이용되는 불순물은 제 1 실시형태에서 설명된 이온주입을 이용하는 것과는 상이하다. 본 실시형태에 관한 방법의 단계들은 제 1 실시형태에서 설명된 단계들과 유사하다. 따라서, 제 1 실시형태에서 설명된 것과 상이한 단계들만이 본 실시형태에서 설명되고, 제 1 실시형태의 단계와 동일한 것은 생략된다.
도 6 에서 나타내는 바와 같이, 원통형 전극들 중에서 원통형 하부 전극을 형성하기 위한 비정질 실리콘층 (19) 은, 예를 들어, 1E19 atoms/㎤ 의 인 농도를 가지도록 500℃ 내지 600℃ 의 온도에서 형성된다. 비정질 실리콘층 (19) 은 커패시터 홀의 개구부 직경의 4 분의 1 보다 작거나 같은 두께를 갖는다. 특히, 비정질 실리콘층 (19) 의 두께는 20 내지 50 ㎚ 이다. 도 7 에서 나타내는 바와 같이, 비정질 실리콘층 (19) 은, 5E14 atoms/㎠ 의 분량, 0 도의 입사각, 및 20 keV 의 가속전압과 같은 조건 하에서, 예를 들어, 붕소와 같은 불순물로 도핑된다. 이 단계에서, 커패시터 홀의 하위 구역에 위치하는 비정질 실리콘층 (19) 의 하부 영역은, 비정질 실리콘층 (19) 의 각 하부 영역과 반도체 기판 (1) 에 평행한 평면에 의해 형성되는 각도에 따라 결정되는 붕소 농도를 가지도록 도핑된다. 특히, 비정질 실리콘층 (19) 의 하부 영역 및 바닥은 비정질 실리콘층 (19) 의 다른 영역보다 더 두껍게 붕소로 도핑된다.
그 후에, HSG (19b) 는 제 1 실시형태에서 설명된 것과 동일한 방식으로 형성된다. 실리콘층 (19a) 의 상부 영역으로부터 돌출되는 HSG (19b) 는, 실리콘층의 상부 영역의 불순물 농도보다 더 큰 불순물 농도를 가지는 하부 영역으로부터 돌출되는 HSG (19b) 의 크기보다 더 큰 크기를 갖는다. 접속 플러그 (16) 와 접촉하는 실리콘층 (19a) 의 하부 영역 또는 바닥으로부터 돌출되는 HSG (19b) 는 더 작은 크기를 갖기 때문에, 이러한 HSG (19b) 는 서로 접촉하지 않는다. 원통형인 각 실리콘층 (19a) 의 내부 벽의 주변 구역으로부터 돌출되는 HSG (19b) 는 주변 구역 직경의 절반 보다 작은 크기를 갖는다. 내부 벽의 더 좁은 주변 구역으로부터 돌출되는 HSG (19b) 는 더 작은 크기를 갖는다. 따라서, 하부 전극 (20) 의 전체 표면은 거칠다. 하부 전극 (20) 이 고갈되는 것을 막기 위해, 그리고 하부 전극 (20) 의 저항을 감소시키기 위해, 하부 전극 (20) 은, 제 1 실시형태에서 설명된 것과 동일한 방식으로 저압 CDV 퍼니스를 이용하여, 예를 들어, 인과 같은 n-형 불순물로 도핑되고, 그에 따라 하부 전극 (20) 은 5E20 atoms/㎤ 의 인 농도를 가진다.
반도체 장치는 균일한 두께의 커패시터 절연층을 포함하기 때문에 본 실시형태에 관한 방법에 의해 제조되는 반도체 장치는 높은 신뢰도를 갖는다.
제 3 실시형태
이하 본 발명의 제 3 실시형태에 따른 반도체 장치 제조 방법이 도 10 을 참조하여 설명한다. 본 실시형태에서, 도핑은 이온 주입에 의해 수행되지 않고, 불순물을 포함하는 기체를 이용하여 수행된다. 도 7 에서 나타내는 바와 같은 제 1 실시형태에서 이용된 도핑 단계 대신에, 도 10 에서 보여지는 단계가 본 실시형태에서 이용된다. 본 실시형태에서, 설명을 간단하게 하기 위해, 제 1 실시형태에서 설명된 것과 동일한 구성요소는 제 1 실시형태에서 설명된 것과 동일한 참조 번호를 갖는다.
도 10 에서 나타내는 바와 같이, 원통형 전극들 중에서 원통형 하부 전극을 형성하기 위해, 인을 포함하는 비정질 실리콘층 (19) 이 500℃ 내지 600℃ 의 온도에서 형성된다. 비정질 실리콘층 (19) 은 하부 전극을 형성하기 위해 원통형 커패시터 전극 개구부의 직경의 4 분의 1 과 작거나 같은 두께를 갖는다. 특히, 비정질 실리콘층 (19) 의 두께는 20 내지 50 ㎚ 이다. 50 ㎚ 두께의 산화물층 (23) 은, 예를 들어, TEOS 를 이용하여 플라즈마-강화 CVD 에 의해 비정질 실리콘층 (19) 상에서 형성된다. 산화물층 (23) 은 불완전한 커버리지를 갖는다. 즉, 비정질 실리콘층 (19) 의 편평한 최상부 구획과 커패시터 홀 벽의 상부 영역에 위치하는 비정질 실리콘층 (19) 의 상부 구획은 산화물층 (23) 으로 커버되어 있지만, 커패시터 홀 벽의 하부 영역에 위치하는 비정질 실리콘층 (19) 의 하부 구획은 산화물층으로 커버되기 어렵다. 그 후 산화물층 (23) 은 묽은 염산으로 약간 에칭되고 그에 따라 산화물층 (23) 의 두께는 약 10 ㎚ 정도 감소되며, 그것에 의하여 비정질 실리콘층 (19) 의 하부 구획이 노출된다. 노출된 비정질 실리콘층 (19) 의 하부 구역의 범위는 플라즈마-강화 CVD 의 상태 및/또는 비정질 실리콘층 (19) 의 에칭 시간을 제어하는 것에 의해 조절된다. 노출된 하부 구획을 인을 포함하는 공기 중에 노출시킴으로써 저압 CVD 로를 이용하여 500℃ 에서, 노출된 하부 구획만이, 예를 들어, 인과 같은 n-형 불순물로 도핑된다.
이 단계에서, 비정질 실리콘층 (19) 의 커버된 구획은 불순물로 도핑되지 않고, 커패시터 홀의 좁은 부분에 존재하는 노출된 하부 구획 만이 불순물로 도핑된다. 그 후에, 산화물층 (23) 이 제거되고 HSG 가 제 1 실시형태에서 설명한 것과 동일한 방식으로 형성된다. 실리콘층 (19a) 의 상부 영역으로부터 돌출되는 HSG (19b) 는 실리콘층 상부 영역의 불순물 농도보다 더 큰 불순물 농도는 가지는 하부 영역으로부터 돌출되는 HSG (19b) 의 크기보다 더 큰 크기를 갖는다. 접속 플러그와 접촉하는 실리콘층 (19a) 의 하부 영역 또는 바닥으로부터 돌출되는 HSG 는 더 작은 크기를 갖기 때문에, 이러한 HSG (19b) 는 서로 접촉하지 않는다. 원통형인 각 실리콘층 (19a) 내부 벽의 주변 구역으로부터 돌출되는 HSG (19b) 는 주변 구역 직경의 절반 보다 더 작은 크기를 갖는다. 내부 벽의 더 좁은 주변 구역으로부터 돌출되는 HSG 는 더 작은 크기를 갖는다. 따라서, 하부 전극의 전체 표면의 거칠다.
반도체 장치는 균일한 두께의 커패시터 절연층을 포함하기 때문에, 본 실시형태에 관한 방법에 의해 제조되는 반도체 장치는 높은 신뢰도를 갖는다.
제 4 실시형태
본 발명의 제 4 실시형태에 따라 반도체 장치를 제조하는 방법이 도 11 내지 14 를 참조하여 설명될 것이다. 본 실시형태에서, HSG 는 원통형 전극의 좁은 하부 영역으로부터 성장하지 않는다. 이 방법은 제 1 실시형태에서 설명된, 도 2 내지 6 에 나타낸 것과 동일한 단계를 포함한다. 본 실시형태에서, 설명을 간단하게 하기 위해, 제 1 실시형태에서 설명된 것과 동일한 구성요소는 제 1 실시형태에서 설명된 것과 동일한 참조 번호를 갖는다.
비정질 실리콘층 (19) 이 도 6 에서 설명한 방식과 동일한 방식으로 형성된 이후에, 도 11 에서 나타내는 바와 같이 절연층 (24) 이 형성되고 그에 따라 원통형 커패시터 홀은 절연층 (24) 의 일부분으로 채워진다. 절연층 (24) 은 예를 들어, BPSG 로 구성될 수 도 있다. 도 12 에서 나타내는 바와 같이, 절연층 (24) 은 부분적으로 에칭 오프되고, 그에 따라 절연층 (24) 의 일부는 커패시터 홀의 하부 영역에만 남는다. 커패시터 홀의 하부 영역은 커패시터 홀 개구부의 직경보다 작은 직경을 갖는다. 절연층 (24) 은 습식- 또는 건식 에칭될 수 있다.
비정질 실리콘층 (19) 은 비정질 실리콘층 (19) 의 편평한 부분들을 제거하는 것에 의해 분리된 원통형 비정질 실리콘층 (19) 으로 프로세싱된다. 절연층 (24) 을 에칭하는 방법 및 비정질 실리콘층 (19) 을 부분적으로 제거하는 방법은 특히 한정되지 않고, 이하의 과정이 이용될 수 도 있고, 절연층 (24) 의 편평한 부분과 비정질 실리콘층 (19) 의 편평한 부분은 CMP 에 의해 제거되고, 절연층 (24) 의 다른 부분들은 그 후 부분적으로 에칭 오프되어 절연층 (24) 의 작은 부분이 커패시터 홀의 하부 영역에 남겨진다.
절연층의 각 남겨지는 부분의 최상부는 바람직하게는 각 커패시터 홀의 하부 주변 구역에 위치하고, 하부 주변 구역은 커패시터 홀 개구부의 직경과 동일한 직경을 갖는다. 이것은, 커패시터 홀의 개구부가, 실리콘층 (19a) 으로부터 돌출 되는 HSG (19b) 가 서로 접촉하기 않도록 설계되기 때문이다. 절연층의 남겨지는 부분의 최상부가 더 높은 위치에 위치하는 경우, HSG (19b) 를 가지는 실리콘층 (19a) 은 소망의 커패시턴스를 달성하기에 불충분한 범위를 갖는다. 반면, 절연층의 남겨지는 부분의 최상부가 하부 위치에 위치하는 경우, 실리콘층 (19a) 의 하부 영역으로부터 돌출되는 HSG (19b) 는 서로 접촉하고, 그에 따라 원통형 커패시터에 미사용 공간이 존재한다. 따라서, 이하에서 설명되는 커패시터 절연층 (19) 커패시터 절연층 (21) 은 전류가 누설되는 얇은 구획을 가진다.
비정질 실리콘층 (19) 이 제거되고, 그것에 의하여 천연 산화물이 그로부터 제거된다. 도 13 에서 나타내는 바와 같이, 정련된 크리스탈 그레인은 단일실린 또는 이중실린을 포함하는 살포 기체를 이용하는 HSG-형성 장치로 550 ℃ 내지 570 ℃ 의 온도에서 비정질 실리콘층 (19) 에서 형성된다. 정련된 크리스탈 그레인은 어닐링에 의해 성장하고, 그것에 의하여 HSG (19b) 가 형성된다. 실리콘층 (19a) 의 상부 영역은 HSG (19b) 를 가지지만, 실리콘층의 하부 영역은 절연층 (24) 의 남겨지는 부분으로 커버되기 때문에 실리콘층의 하부 영역은 HSG (19b) 를 갖지 않는다.
도 14 에서 나타내는 바와 같이, 절연층 (24) 의 남겨지는 부분은 에칭에 의해 커패시터 홀으로부터 제거된다. 하부 전극 (20) 이 고갈되는 것을 방지하기 위해, 그리고 하부 전극 (20) 의 저항을 감소시키기 위해, 하부 전극 (20) 은 저압 CVD 로를 이용하여, 예를 들어 인과 같은 n-형 불순물로 도핑되며, 그에 따라 하부 전극 (20) 은 5E20 atoms/㎤ 의 인 농도를 가진다. 커패시터 절연층 (21) 은 그 후 반응성이 큰 기체를 이용하여 진공 CVD 에 의해 하부 전극 (20) 상에 형성되고, 그 후 산화성 기체로 산화된다. 이 단계에서, 하부 전극 (20) 의 하부 영역에는 HSG (19b) 가 없기 때문에, 반응성이 큰 기체는 균일하게 확산되고, 따라서 커패시터 절연층 (21) 은 균일한 두께를 갖는다. 상부 전극 (22) 은 커패시터 절연층 (21) 상에 제공되고, 그것에 의하여 원통형 커패시터가 준비된다.
전술한 바와 같이, 본 실시형태에서, 하부 전극 (20) 의 하부 영역은 절연층 (24) 의 남겨진 일부분으로 커버되기 때문에 하부 전극 (20) 의 하부 영역은 HSG (19b) 를 가지지 않는다. 따라서, 반응성이 큰 기체는 커패시터 절연층 (21) 의 형성 동안에 하부 전극 (20) 의 좁은 바닥 영역에 균일하게 확산될 수 있고, 따라서, 커패시터 절연층 (21) 이 커버리지에 있어서 저하되는 것을 방지할 수 있다. 또한, 커패시터 절연층 (21) 을 산화시키는 단계에서 산화성 기체의 농도가 부분적으로 감소되는 것을 방지할 수 있고, 따라서, 커패시터 절연층 (21) 은 균일하게 산화될수 있으며 그에 따라 개선된 절연 특성을 갖는다. 따라서, 균일한 두께의 커패시터 절연층을 포함하는 높은-신뢰도의 반도체 장치가 본 실시형태에 관한 방법에 의해 제조될 수 있다.
제 5 실시형태
본 발명의 제 5 실시형태에 따른 반도체 장치의 제조방법이 도 15 내지 18 을 참조하여 설명될 것이다. 본 실시형태에서, 반도체 장치는 제1, 제2, 또는 제 3 실시형태에서 설명한 원통형 커패시터와 유사한 원통형 커패시터를 포함한다. 본 실시형태에서 이용되는 원통형 커패시터는 왕관 형상을 가지고 각각은 대응하는 원통형 하부전극을 포함한다. 하부 전극 (20) 의 외부 및 내부 벽은 모두 커패시터 절연층 (21) 으로 커버링된다. 본 실시형태에 관한 방법은 도 9 에서 보여진 실리콘층 (19a) 으로부터 돌출되는 HSG (19b) 를 형성하는 단계와 동일한 단계 및 HSG-형성 단계에 우선하는 단계를 포함한다. 도 15 및 16 은 본 실시형태에 관한 방법에 포함되는, HSG-형성 단계 이후의, 단계를 보여주는 단면도이다. 도 17 및 18 은 본 발명에 관한 방법의 변형에 포함되는, 그러한 HSG-형성 단계 이후의, 단계를 보여주는 단면도이다. 본 실시형태에서, 설명을 단순하게 하기 위해, 제 1, 제2, 및 제3 실시형태에서 설명된 것과 동일한 구성요소는 제 1, 제2, 및 제3 실시형태에서 설명된 것과 동일한 참조 번호를 갖는다.
본 실시형태에서, HSG (19b) 가 형성된 후, 실리콘층 (19a) 을 둘러싸는 산화물층 (18) 은 도 15 에서 보여지는 바와 같이 에칭 오프된다. 하부 전극 (20) 이 고갈되는 것을 방지하기 위해, 그리고 하부 전극 (20) 의 저항을 감소시키기 위해, 하부 전극 (20) 은 불순물로 도핑된다. 커패시터 절연층 (21) 은 하부 전극 (20) 상에 형성되고 그 후 산화된다. 상부 전극 (22) 은 커패시터 절연층 (21) 상에 형성되고, 그것에 의해 도 16 에서 보여지는 원통형 커패시터가 준비된다. 그러한 왕관 형상을 가지는 이러한 원통형 커패시터는, 이러한 원통형 커패시터의 외부 벽이 커패시터 절연층 위에 위치하는 상부 전극 (22) 을 가지는 커패시터 절연층 (21) 으로 커버링되는 점에서 제 1, 제 2, 또는 제 3 실시형태에서 설명된 원통형 커패시터와 상이하다. 따라서, 이러한 원통형 커패시터의 외부 및 내부 벽은 커패시터 영역으로서 이용된다. 본 실시형태의 하부 전극의 내부 벽은 HSG 를 포함하지 않는 공지된 원통형 커패시터의 하부 전극의 내부 벽 보다 2 배 더 큰 범위를 가진다. 본 실시형태의 하부 전극의 외부 벽은 커패시터 영역으로서 이용되기 때문에, 본 실시형태의 하부 전극은 그러한 공지된 원통형 커패시터의 하부 전극 보다 3 배 더 큰 표면적을 가진다.
본 실시형태에 관한 방법의 변형이 도 17 및 18 을 참조하여 설명될 것이다. 도 17 에서 나타내는 바와 같이, 실리콘층 (19a) 을 둘러싸는 산화물층 (18) 은 부분적으로 에칭 오프되고 그에 따라 산화물층 (18) 의 두께는 약 절반정도 감소된다. 하부 전극 (20) 이 고갈되는 것을 방지하기 위해, 그리고 하부 전극 (20) 의 저항을 감소시키기 위해, 하부 전극 (20) 은 불순물로 도핑된다. 커패시터 절연층 (21) 은 하부 전극 (20) 상에 형성되고, 그 후 산화된다. 상부 전극 (22) 은 커패시터 절연층 (21) 상에 형성되고, 그것의 의해 도 18 에서 보여지는 바와 같이 왕관-형상 원통형 커패시터가 준비된다. 본 실시형태에서, 본 변형에 관한 각 원통형 커패시터의 외부 벽의 절반은 커패시터 영역으로서 이용된다. 본 변형에 관한 하부 전극의 내부 벽은 HSG 를 포함하지 않는 공지된 원통형 커패시터의 하부 전극의 내부 벽의 범위보다 두 배 더 큰 범위를 갖는다. 본 변형에 관한 각 하부 전극의 외부 벽의 절반은 커패시터 영역으로서 이용되기 때문에, 본 변형에 관한 하부 전극은 그러한 공지된 원통형 커패시터의 하부 전극의 표면적보다 약 2.5 배 정도 더 넓은 표면적을 갖는다.
이러한 변형에 있어서, 하부 전극을 둘러싸는 산화물층 (18) 의 두께가 약 절반정도로 감소된다고 할지라도, 산화물층 (18) 의 남겨지는 절반은 하부 전극이 무너지는 것을 방지하기 위해 하부 전극을 지원한다. 도 15 를 참조하면, 하부 전극은 하부 전극와 접촉하는 작은 구획을 가지는 접속 플러그 (16) 로 고정된다. 반면, 도 17 을 참조하면, 하부 전극은 본래 두께의 절반과 사실상 동일한 두께를 가지는 에칭된 산화물층 (18) 에 의해 지원되며, 그에 따라 무너지는 것을 방지한다.
산화물층 (18) 두께의 감소량은 하부 전극의 강도에 의존하여 결정될 수도 있다. 하부 전극이 높은 강도를 가지고, 따라서 무너질 가능성이 없는 경우, 산화물층 (18) 은 완전하게 제거된다. 이러한 경우에, 하부 전극은 넓은 표면적을 갖는다. 하부 전극이 낮은 강도를 갖는 경우, 예를 들어, 산화물층 (18) 의 상위 절반이 제거되는 것과 같이 산화물층은 부분적으로 제거된다. 이러한 경우에, 하부 전극이 무너지는 것을 안전하게 방지할 수 있다.
본 실시형태의 원통형 커패시터에 있어서, 실리콘층 (19a) 내부 벽의 상부 영역으로부터 돌출되는 HSG (19b) 는 더 큰 크기를 가지고, 실리콘층 (19a) 내부 벽의 하부 영역으로부터 돌출되는 HSG (19b) 는 더 작은 크기를 가진다. 하부 전극 (20) 의 외부 벽은 커패시터 영역으로서 이용되고 원통형 커패시터는 왕관형상을 가진다; 따라서, 하부 전극은 넓은 표면적을 갖는다. 따라서, 원통형 커패시터는 큰 커패시턴스를 갖고, 따라서, 원통형 커패시터를 포함하는 반도체 장치는 높은 안정성으로 동작한다.
제 6 실시형태
본 발명의 제 6 실시형태에 따른 반도체 장치 제조방법이 도 19 내지 22 를 참조하여 설명될 것이다. 본 실시형태의 반도체 장치는 제 4 실시형태에서 설명된 원통형 커패시터에 유사한 원통형 커패시터를 포함한다. 본 실시형태의 원통형 커패시터는 왕관 형상을 가지고, 각각은 원통형 하부 전극에 대응한다. 본 실시형태의 하부 전극의 외부 및 내부 벽은 모두 커패시터 절연층 (21) 으로 커버링된다. 본 실시형태에 관한 방법은 도 13 에서 보여진 실리콘층 (19a) 으로부터 돌출되는 HSG (19b) 를 형성하는 단계와 동일한 단계 및 HSG-형성 단계에 우선하는 단계와 동일한 단계를 포함한다. 도 19 및 20 은 본 실시형태에 관한 방법에 포함되는 HSG-형성 단계에 뒤이은, 단계를 보여주는 단면도이다. 도 21 및 22 는 본 실시형태에 관한 방법의 변형에 포함되는 그러한 HSG-형성 단계에 뒤이은, 단계를 보여주는 단면도이다. 본 실시형태에서, 설명을 단순화하기 위해, 제 4 실시형태에서 설명되는 구성요소와 동일한 구성요소는 제 4 실시형태에서 설명되는 참조 번호와 동일한 참조 번호를 갖는다.
본 실시형태에서, 도 13 에서 나타내는 바와 같이, HSG (19b) 가 제 4 실시형태에서 설명하는 바와 같은 방식으로 형성된 후, 커패시터 홀 및 실리콘층 (19a) 을 둘러싸는 산화물층 (18) 에 위치하는 절연층 (24) 의 일부분은 도 19 에서 나타내는 바와 같이 에칭 오프된다. HSG (19b) 가 고갈되는 것을 막기 위해, 그리고 하부 전극 (20) 의 저항을 감소시키기 위해, 하부 전극 (20) 은 불순물로 도핑된다. 커패시터 절연층 (21) 은 하부 전극 (20) 상에 형성되고 그 후 산화된다. 상부 전극 (22) 은 커패시터 절연층 (21) 상에서 형성되고, 그것에 의해 도 20 에서 나타내는 원통형 커패시터가 준비된다. 본 실시형태의 하부 전극 (20) 의 내부 벽은, HSG 를 포함하지 않는 공지된 원통형 커패시터의 하부 전극 (20) 의 내부 벽의 범위의 2 배보다 약간 작은 범위를 갖는다. 본 실시형태의 하부 전극의 외부 벽은 커패시터 영역으로서 이용되기 때문에, 본 실시형태의 하부 전극 (20) 은 그러한 공지된 원통형 커패시터의 하부 전극 (20) 의 표면적의 3 배보다 약간 적은 표면을 포함한다.
본 실시형태에 관한 방법의 변형이 도 21 및 22 를 참조하여 설명될 것이다. 도 21 에서 나타내는 바와 같이, 커패시터 홀에 위치하는 절연층 (24) 의 일부분이 에칭오프되고, 하부 전극 (20) 을 둘러싸는 부분적으로 에칭오프되어 산화물층 (18) 의 두께는 약 절반으로 감소된다. 커패시터 절연층 (21) 은 하부 전극 (20) 상에 형성되고, 그 후 산화된다. 상부 전극 (22) 은 커패시터 절연층 (21) 상에서 형성되고, 그것에 의해 도 22 에 나타나는 바와 같이 왕관-형상 원통형 반도체가 준비될 수 있다. 이러한 변형에서, 각각의 원통형 커패시터의 외부 벽 절반은 커패시터 영역으로서 이용된다. 본 면형의 하부 전극 (20) 의 내부 벽은 HSG 를 포함하지 않는 공지된 원통형 커패시터의 하부 전극 (20) 의 내부 벽의 범위의 2 배 보다 약간 작은 범위를 가진다. 본 변형의 각 하부 전극 (20) 의 외부 벽의 절반은 커패시터 영역으로서 이용되기 때문에, 본 변형의 하부 전극 (20) 은 그러한 공지된 원통형 커패시터의 하부 전극 (20) 의 표면적의 2.5 배 보다 약간 작은 표면적을 가진다.
본 변형에서, 비록 하부 전극 (20) 을 둘러싸는 산화물층 (18) 의 두께가 약 절반정도 감소되었다고 해도, 나머지 절반의 산화물층 (18) 은 하부 전극 (20) 이 무너지는 것을 방지하도록 하부 전극 (20) 을 지원한다. 도 19 를 참조하면, 하부 전극 (20) 은 하부 전극 (20) 과 접촉하는 작은 구획들을 가지는 접속 플러그 (16) 에 접촉한다. 반면, 도 21 을 참조하면, 하부 전극 (20) 은 본래의 두께와 사실상 동일한 두께를 가지는 에칭된 산화물층 (18) 에 의해 지원되고 그에 따라 무너지는 것이 방지된다. 산화물층 (18) 의 두께 감소량은 제 5 실시형태에서 설명된 것과 동일한 방식으로 결정될 수도 있다.
본 실시형태의 원통형 커패시터에서, 하부 전극 (20) 의 내부 벽의 상부 영역으로부터 돌출되는 HSG (19b) 는 큰 크기를 갖고, 하부 전극 (20) 의 하부 영역에서 하부 전극 (20) 의 내부벽 및 바닥에서는 HSG (19b) 를 갖지 않는다. 하부 전극의 외부 벽 영역은 커패시터 영역으로서 이용되고 원통형 커패시터는 왕관형상을 가진다; 따라서 하부 전극은 넓은 표면적을 갖는다. 따라서, 원통형 커패시터는 큰 커패시턴스를 갖고, 따라서, 원통형 커패시터를 포함하는 반도체 장치는 높은 안정성으로 동작한다.
비록 본 발명이 전술한 바와 같지만, 본 발명에 관한 방법은 반도체 장치와 그 밖에 DRAM 에 관하여 원통형 커패시터를 제조하는 데에 유용하다. 제 1 실시형태에서, 질화물층 (17) 은 산화물층 (18) 아래에 위치하여, 질화물층 (17) 아래에 정렬되는 구성성분이 에칭되는 것을 방지하기 위한 마스크 절연층으로서 기능하도록 한다. 그러나, 그러한 마스크 절연층은 필요에 따라 이용될 수도 있다. 만약, 예를 들어, 제 3 층간 절연층 (15) 의 에칭 레이트가 산화물층 (18) 의 에칭 레이트보다 작다면, 질화물층 (17) 이 생략될 수 있다. 다른 방법으로, 또 다 른 물질로 구성된 절연층이 산화물층 (18) 상에 위치하여 비정질 실리콘층 (19) 이 에칭되는 것을 방지할 수도 있다. 또한, 제 5 및 제 6 실시형태에서, 또 다른 물질로 구성된 절연층이 산화물층 (18) 에서 제공되어 산화물층 (18) 이 완전히 에칭-오프되는 것을 방지할 수도 있다.
본 발명은 실시형태를 참조로 상세하게 설명되었지만, 본 발명이 그 실시형태들에 한정되지는 않는다. 본 발명의 범위 내에서 다양한 변형들이 수행될 수도 있다. 본 발명이 그러한 변형을 커버한다는 것을 이해해야 한다.
높은 신뢰도의 반도체 장치 및 그러한 반도체 장치의 제조 방법을 제공함으로써, 반도체 장치와 그 밖에 DRAM 에 관하여 원통형 커패시터를 제조하는 데에 유용하다.

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  5. 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 커패시터-형성 영역을 정의하고, 그후 상기 커패시터-형성 영역에 대응하는 상기 층간 절연층 부분을 제거하여 원통형 홀 (hole) 을 형성하는 단계;
    상기 반도체 기판 상에 커패시터용 하부 전극을 형성하기 위해 비정질 반도체 층을 형성하는 단계;
    상기 원통형 홀에 위치하는 상기 비정질 반도체 층 부분의 불순물 농도가 상기 원통형 홀의 깊이 방향으로 변화하도록, 상기 비정질 실리콘층을 불순물로 도핑하는 단계;
    상기 비정질 반도체 층을 씨딩 (seeding) 하는 단계;
    반구형 실리콘 그레인들을 형성하도록 상기 결과물인 비정질 반도체 층을 열-처리하는 단계;
    커패시터 절연층을 형성하는 단계; 및
    커패시터용 상부 전극을 형성하는 단계를 포함하는, 반도체 장치 제조방법.
  6. 제 5 항에 있어서,
    상기 하부 전극을 둘러싸는 상기 층간 절연층을 부분적으로 또는 전체적으로 제거하는 단계를 더 포함하는, 반도체 장치 제조방법.
  7. 제 5 항에 있어서,
    상기 비정질 반도체 층은 이온 주입에 의해 도핑되고, 상기 원통형 홀에 위치되는 상기 비정질 반도체 층의 하부들은 상기 비정질 반도체 층의 상부들의 불순물 농도보다 더 큰 불순물 농도를 갖는, 반도체 장치 제조방법.
  8. 제 5 항에 있어서,
    상기 도핑하는 단계는,
    상기 비정질 반도체 층 상에 절연층을 형성하는 서브-단계; 및
    상기 비정질 반도체 층을 기체 불순물로 부분적으로 도핑하는 서브-단계를 포함하고,
    상기 원통형 홀에 위치되는 상기 비정질 반도체 층의 하부는 상기 비정질 반도체 층의 상부의 불순물 농도보다 더 큰 불순물 농도를 갖는, 반도체 장치 제조방법.
  9. 삭제
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