JPH06169082A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06169082A JPH06169082A JP53391A JP53391A JPH06169082A JP H06169082 A JPH06169082 A JP H06169082A JP 53391 A JP53391 A JP 53391A JP 53391 A JP53391 A JP 53391A JP H06169082 A JPH06169082 A JP H06169082A
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Abstract
(57)【要約】
【目的】多結晶シリコンゲート型の電界効果トランジス
タのゲート構造による動作特性の劣化や歩留りの低下を
防ぐ事を目的とする。 【構成】多結晶シリコンゲート構造１１５は、少なくと
も３つの多結晶シリコン層１１５−１，１１５−３，１
１５−５とその間に設けられた薄い酸化膜１１５−２，
１１５−４の多層構造を有し、ころによってゲート側面
が基板表面に対して実質的に垂直になるように形成され
るとともに、ゲート上表面の平坦性が保たれる。また、
このゲート構造は抵抗としても使用できる。
タのゲート構造による動作特性の劣化や歩留りの低下を
防ぐ事を目的とする。 【構成】多結晶シリコンゲート構造１１５は、少なくと
も３つの多結晶シリコン層１１５−１，１１５−３，１
１５−５とその間に設けられた薄い酸化膜１１５−２，
１１５−４の多層構造を有し、ころによってゲート側面
が基板表面に対して実質的に垂直になるように形成され
るとともに、ゲート上表面の平坦性が保たれる。また、
このゲート構造は抵抗としても使用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
多結晶シリコンの各層が薄い酸化膜層によって隣接する
多結晶シリコン層から分離されている多層多結晶シリコ
ン層よりなるゲート構造又は抵抗を有する半導体装置に
関する。
多結晶シリコンの各層が薄い酸化膜層によって隣接する
多結晶シリコン層から分離されている多層多結晶シリコ
ン層よりなるゲート構造又は抵抗を有する半導体装置に
関する。
【０００２】
【従来の技術】多結晶シリコンゲート１５を持つ典型的
な電界効果トランジスタ（ＦＥＴ）５０が図３に示され
ている。トランジスタ５０は、Ｐ導電型（Ｐ型）半導体
基板１１に形成されたｎ+ 導電型の第１の領域１０を有
する。領域１０はトランジスタ５０のソース領域として
機能する。ｎ+ 導電型のソース領域１０からある選択さ
れた距離１４、すなわちチャンネル長分横方向に離れ
て、基板１１内にＮ+ 導電型の第２の領域１２がある。
領域１２はトランジスタ５０のドレインとして機能す
る。ソース及びドレイン領域１０，１２間の基板領域は
チャンネル領域１４として機能する。薄いゲート酸化膜
１３はソース領域１０，ドレイン領域１２およびチャン
ネル領域１４を覆うように基板１１上に設けられる。多
結晶シリコンゲート１５は、ゲート酸化膜１３上に形成
される。Ｐ型導電性不純物イオンが、チャンネルストッ
パー領域１８を形成する為にトランジスタ５０の周囲に
注入される。フィールド酸化膜１７は、各領域１８上に
延在される。次に酸化膜１６が、フィールド酸化膜１
７，ゲート酸化膜１３および多結晶シリコンゲート１５
の上に延在される。最後に、ドレイン電極１９とソース
電極２０とが、酸化膜１６およびゲート酸化膜１３を通
してドレイン領域１０およびソース領域１２に各々接続
される。
な電界効果トランジスタ（ＦＥＴ）５０が図３に示され
ている。トランジスタ５０は、Ｐ導電型（Ｐ型）半導体
基板１１に形成されたｎ+ 導電型の第１の領域１０を有
する。領域１０はトランジスタ５０のソース領域として
機能する。ｎ+ 導電型のソース領域１０からある選択さ
れた距離１４、すなわちチャンネル長分横方向に離れ
て、基板１１内にＮ+ 導電型の第２の領域１２がある。
領域１２はトランジスタ５０のドレインとして機能す
る。ソース及びドレイン領域１０，１２間の基板領域は
チャンネル領域１４として機能する。薄いゲート酸化膜
１３はソース領域１０，ドレイン領域１２およびチャン
ネル領域１４を覆うように基板１１上に設けられる。多
結晶シリコンゲート１５は、ゲート酸化膜１３上に形成
される。Ｐ型導電性不純物イオンが、チャンネルストッ
パー領域１８を形成する為にトランジスタ５０の周囲に
注入される。フィールド酸化膜１７は、各領域１８上に
延在される。次に酸化膜１６が、フィールド酸化膜１
７，ゲート酸化膜１３および多結晶シリコンゲート１５
の上に延在される。最後に、ドレイン電極１９とソース
電極２０とが、酸化膜１６およびゲート酸化膜１３を通
してドレイン領域１０およびソース領域１２に各々接続
される。
【０００３】トランジスタ５０の典型的な製法において
は、まず薄いゲート酸化膜１３が、Ｐ型基板１１上に成
長される。イオン注入に対する障壁及び酸化時のマスク
の両機能をもつ厚いシリコン窒化膜が酸化膜１３上に堆
積される。シリコン窒化膜は、トランジスタ５０のソー
ス領域１０，ドレイン領域１２及びチャンネル領域１４
が形成される領域を除いて除去される。シリコン窒化膜
の除去後、Ｐ型不純物イオンがチャンネルストッパー領
域１８を形成する為に注入される。シリコン窒化膜は、
ソース領域１０，ドレイン領域１２及びチャンネル領域
１４が形成されるべき領域へのイオン注入を阻止する。
Ｐ型のイオン注入後、基板１１は、フィールド酸化膜１
７を、形成するために再び酸化される。この工程では、
シリコン窒化膜がソース領域１０，ドレイン領域１２及
びチャンネル領域１４が形成される領域の酸化を阻止す
る酸化マスクとして機能する。
は、まず薄いゲート酸化膜１３が、Ｐ型基板１１上に成
長される。イオン注入に対する障壁及び酸化時のマスク
の両機能をもつ厚いシリコン窒化膜が酸化膜１３上に堆
積される。シリコン窒化膜は、トランジスタ５０のソー
ス領域１０，ドレイン領域１２及びチャンネル領域１４
が形成される領域を除いて除去される。シリコン窒化膜
の除去後、Ｐ型不純物イオンがチャンネルストッパー領
域１８を形成する為に注入される。シリコン窒化膜は、
ソース領域１０，ドレイン領域１２及びチャンネル領域
１４が形成されるべき領域へのイオン注入を阻止する。
Ｐ型のイオン注入後、基板１１は、フィールド酸化膜１
７を、形成するために再び酸化される。この工程では、
シリコン窒化膜がソース領域１０，ドレイン領域１２及
びチャンネル領域１４が形成される領域の酸化を阻止す
る酸化マスクとして機能する。
【０００４】酸化工程後、残りのシリコン窒化膜が除去
され、次いでｎ型導電性不純物イオンがソース領域１０
とドレイン領域１２とを形成する為にイオン注入され
る。次に多結晶シリコン層が、ゲート酸化膜４上に成長
される。多結晶シリコンゲート１５および他の必要な多
結晶シリコン内部接続配線（図示せず）を形成するため
に、マスクを用いて多結晶シリコン層がエッチングされ
る。ゲート１５の形成後、ソース領域１０とドレイン領
域１２とが、ゲート１５を添加物のマスクとし用いる事
により形成される。ソースおよびドレイン領域１０，１
２は、一般にイオン注入により形成される。例えば、ゲ
ート１５は、ソース領域１０とドレイン領域１２の形成
前に添加される。ソース領域１０とドレイン領域１２の
形成後、酸化膜１６が成長され、次いでソース領域１０
およびドレイン領域１２の各々に開孔を形成するために
マスクが用いられる。引き続き、金属層を付着させ、さ
らに１回あるいはそれ以上のマスク工程をへて金属層が
エッチングされ、ドレインおよびソース電極１９，２０
が形成される。
され、次いでｎ型導電性不純物イオンがソース領域１０
とドレイン領域１２とを形成する為にイオン注入され
る。次に多結晶シリコン層が、ゲート酸化膜４上に成長
される。多結晶シリコンゲート１５および他の必要な多
結晶シリコン内部接続配線（図示せず）を形成するため
に、マスクを用いて多結晶シリコン層がエッチングされ
る。ゲート１５の形成後、ソース領域１０とドレイン領
域１２とが、ゲート１５を添加物のマスクとし用いる事
により形成される。ソースおよびドレイン領域１０，１
２は、一般にイオン注入により形成される。例えば、ゲ
ート１５は、ソース領域１０とドレイン領域１２の形成
前に添加される。ソース領域１０とドレイン領域１２の
形成後、酸化膜１６が成長され、次いでソース領域１０
およびドレイン領域１２の各々に開孔を形成するために
マスクが用いられる。引き続き、金属層を付着させ、さ
らに１回あるいはそれ以上のマスク工程をへて金属層が
エッチングされ、ドレインおよびソース電極１９，２０
が形成される。
【０００５】
【発明が解決しようとする課題】この前述した自己整合
ゲート構造の採用、すなわちゲート１５をマスクとした
ソース領域１０と、ドレイン領域１２との形成は、金属
ゲート製造プロセスに起因する問題をなくし、この結果
金属ゲートを持つトランジスタと比較してトランジスタ
５０の高周波特性が向上する。しかしながら、自己整合
ゲートプロセスにより形成されたゲート１５とソースお
よびドレイン領域１０，１２との位置精度は、多結晶シ
リコンのエッチング、すなわち多結晶シリコンの厚さに
より大きく左右される。
ゲート構造の採用、すなわちゲート１５をマスクとした
ソース領域１０と、ドレイン領域１２との形成は、金属
ゲート製造プロセスに起因する問題をなくし、この結果
金属ゲートを持つトランジスタと比較してトランジスタ
５０の高周波特性が向上する。しかしながら、自己整合
ゲートプロセスにより形成されたゲート１５とソースお
よびドレイン領域１０，１２との位置精度は、多結晶シ
リコンのエッチング、すなわち多結晶シリコンの厚さに
より大きく左右される。
【０００６】一般に、多結晶シリコン層は、プラズマエ
ッチング法によりエッチングされる。しかるに、図２の
拡大図に示されるように、プラズマエッチングでは、ゲ
ートの上面１５ａがゲートの底面１５ｂより幅が広くな
ってしまう。多結晶シリコン層のエッチング結果とし
て、ドレインおよびソース領域１０，１２が多結晶シリ
コンの底面１５ｂから離れて形成され、トランジスタ５
０が不良となってしまう。これは、多結晶シリコンの上
面１５ａが底面１５ｂ近傍の基板内に注入される不純物
イオンの障害となるからである。
ッチング法によりエッチングされる。しかるに、図２の
拡大図に示されるように、プラズマエッチングでは、ゲ
ートの上面１５ａがゲートの底面１５ｂより幅が広くな
ってしまう。多結晶シリコン層のエッチング結果とし
て、ドレインおよびソース領域１０，１２が多結晶シリ
コンの底面１５ｂから離れて形成され、トランジスタ５
０が不良となってしまう。これは、多結晶シリコンの上
面１５ａが底面１５ｂ近傍の基板内に注入される不純物
イオンの障害となるからである。
【０００７】特に、ソースおよびドレイン領域１０，１
２がゲートの底面１５ｂから離れると、チャンネル領域
１４を介してソースとドレイン領域１０，１２間の電気
的パスがトランジスタ動作に影響を与えるように不連続
になってしまう。その上、仮にトランジスタとして動作
したとしても、同時に複数の異なるトランジスタが存在
することになり電気的特性が不安定になる。多結晶シリ
コン層は上面に凹凸ができ、かつその厚さは同一基板上
でも不均一である。この厚さの不均一性は、ゲート上面
と底面１５ａ，１５ｂ間の距離を変動せしめることにな
り、同一製造工程で形成されるトランジスタの動作特性
の差となってあらわれる。
２がゲートの底面１５ｂから離れると、チャンネル領域
１４を介してソースとドレイン領域１０，１２間の電気
的パスがトランジスタ動作に影響を与えるように不連続
になってしまう。その上、仮にトランジスタとして動作
したとしても、同時に複数の異なるトランジスタが存在
することになり電気的特性が不安定になる。多結晶シリ
コン層は上面に凹凸ができ、かつその厚さは同一基板上
でも不均一である。この厚さの不均一性は、ゲート上面
と底面１５ａ，１５ｂ間の距離を変動せしめることにな
り、同一製造工程で形成されるトランジスタの動作特性
の差となってあらわれる。
【０００８】多結晶シリコン層の厚さ変動の原因の１つ
は、多結晶シリコンの粒径サイズである。もし粒径が大
きい場合、無視できない凹凸が隣接する粒径の境界で発
生する。これらの凹凸は、エッチングばかりでなく、多
結晶シリコン層に設けられるマスクの整合性にも影響を
与える。なお、図３に示す多結晶シリコンゲートＦＥＴ
は他の絶縁ゲートＦＥＴより周波数応答性がよいが、歩
留りおよび電気的特性の両面で種々の不都合がある。
は、多結晶シリコンの粒径サイズである。もし粒径が大
きい場合、無視できない凹凸が隣接する粒径の境界で発
生する。これらの凹凸は、エッチングばかりでなく、多
結晶シリコン層に設けられるマスクの整合性にも影響を
与える。なお、図３に示す多結晶シリコンゲートＦＥＴ
は他の絶縁ゲートＦＥＴより周波数応答性がよいが、歩
留りおよび電気的特性の両面で種々の不都合がある。
【０００９】多結晶シリコンの粒径の大きさおよびエッ
チングに関するこれらの問題を解決するために２工程で
多結晶シリコンゲートを形成することが考えられた。こ
の製法によれば、まず多結晶シリコンの半分の厚さの層
が形成される。この半分の厚さの多結晶シリコン層は薄
い酸化膜によってカバーされ、次いで他の多結晶シリコ
ン層が多結晶シリコンゲートの半分の厚さに等しい分だ
けこの薄い酸化膜上に形成される。
チングに関するこれらの問題を解決するために２工程で
多結晶シリコンゲートを形成することが考えられた。こ
の製法によれば、まず多結晶シリコンの半分の厚さの層
が形成される。この半分の厚さの多結晶シリコン層は薄
い酸化膜によってカバーされ、次いで他の多結晶シリコ
ン層が多結晶シリコンゲートの半分の厚さに等しい分だ
けこの薄い酸化膜上に形成される。
【００１０】酸化膜によって分離された２層多結晶シリ
コン層が多結晶シリコンゲートを形成するためにエッチ
ングされる際、エッチングの影響は前述した従来のトラ
ンジスタにおける単層の多結晶シリコンゲート構造より
も小さくなる。また、多結晶シリコン層の上面は厚さが
薄くなり粒径がより小さくなることでいくぶん平坦にな
る。しかしながら、２層多結晶シリコンゲート構造は機
能において満足できるものの、歩留りおよび動作特性に
対しては従来のトランジスタと大した差はない。
コン層が多結晶シリコンゲートを形成するためにエッチ
ングされる際、エッチングの影響は前述した従来のトラ
ンジスタにおける単層の多結晶シリコンゲート構造より
も小さくなる。また、多結晶シリコン層の上面は厚さが
薄くなり粒径がより小さくなることでいくぶん平坦にな
る。しかしながら、２層多結晶シリコンゲート構造は機
能において満足できるものの、歩留りおよび動作特性に
対しては従来のトランジスタと大した差はない。
【００１１】
【課題を解決するための手段】本発明のトランジスタは
従来のＦＥＴの問題を解決し、かつ動作特性の改善とと
もに歩留りをも同時に向上せしめるものである。従来の
ＦＥＴのゲート構造に対し、本発明のゲート構造は第１
の物質からなる少なくとも３つの層と、これらの層の各
々を離間する第２の物質からなる非常に薄い層とを有
し、これら多層ゲート構造は全体として従来のＦＥＴゲ
ート構造と同じ大きさである。一例として、第１の物質
は多結晶シリコンを含み、第２の物質からなる非常に薄
い層はおよそ原子の厚さの酸化膜である。多層ゲート構
造は、通常のゲート構造と同じ厚さ、同じ形状であるか
ら、本発明のトランジスタは従来のＦＥＴと同様の動作
をする。
従来のＦＥＴの問題を解決し、かつ動作特性の改善とと
もに歩留りをも同時に向上せしめるものである。従来の
ＦＥＴのゲート構造に対し、本発明のゲート構造は第１
の物質からなる少なくとも３つの層と、これらの層の各
々を離間する第２の物質からなる非常に薄い層とを有
し、これら多層ゲート構造は全体として従来のＦＥＴゲ
ート構造と同じ大きさである。一例として、第１の物質
は多結晶シリコンを含み、第２の物質からなる非常に薄
い層はおよそ原子の厚さの酸化膜である。多層ゲート構
造は、通常のゲート構造と同じ厚さ、同じ形状であるか
ら、本発明のトランジスタは従来のＦＥＴと同様の動作
をする。
【００１２】特性と歩留りの向上は、多結晶シリコン粒
径サイズと多結晶シリコンのエッチング効果が多層ゲー
ト構造の形成において小さくなることにより達成され
る。さらに、添加不純物マスクとして多層多結晶シリコ
ンを用いてソースおよびドレイン領域を形成する時、基
板表面に対してゲートの側面が実質的に垂直になり、か
つマスクずれが最小に抑えられるため、ソースおよびド
レイン領域は多層多結晶シリコンゲート直下のチャンネ
ルを介して良好に結合される。
径サイズと多結晶シリコンのエッチング効果が多層ゲー
ト構造の形成において小さくなることにより達成され
る。さらに、添加不純物マスクとして多層多結晶シリコ
ンを用いてソースおよびドレイン領域を形成する時、基
板表面に対してゲートの側面が実質的に垂直になり、か
つマスクずれが最小に抑えられるため、ソースおよびド
レイン領域は多層多結晶シリコンゲート直下のチャンネ
ルを介して良好に結合される。
【００１３】この多結晶シリコン／酸化膜の多層構造
は、また半導体基板上の選択された場所にあって抵抗と
しても有用である。多結晶シリコン層の最上層の種々の
部分に電極が接続される。多結晶シリコン層間にある非
常に薄い、原子単位の厚さの酸化膜はそれを通して電流
が流れることをさまたげない。多結晶シリコン間を流れ
る電流は薄い酸化膜の厚さによって調整できる。それゆ
え、酸化膜の厚さおよび多結晶シリコン層の厚さと層数
を調整することで所望の抵抗値を有する抵抗が形成され
る。通常、抵抗の値は主として電極間の距離によって調
整される。
は、また半導体基板上の選択された場所にあって抵抗と
しても有用である。多結晶シリコン層の最上層の種々の
部分に電極が接続される。多結晶シリコン層間にある非
常に薄い、原子単位の厚さの酸化膜はそれを通して電流
が流れることをさまたげない。多結晶シリコン間を流れ
る電流は薄い酸化膜の厚さによって調整できる。それゆ
え、酸化膜の厚さおよび多結晶シリコン層の厚さと層数
を調整することで所望の抵抗値を有する抵抗が形成され
る。通常、抵抗の値は主として電極間の距離によって調
整される。
【００１４】
【実施例】本発明のトランジスタ１５０は図１に示され
ている。この一実施例では、トランジスタ５０は例えば
多結晶シリコンを第１の物質とし、例えばシリコン酸化
膜を第２の物質として交互に形成された層をもつ多結晶
シリコンゲート１１５を有する。トランジスタ１５０の
多の要件はトランジスタ５０（図３）について前に述べ
たものと同じであり、その説明を参照されたい。以下に
より詳しく説明するように、多結晶シリコン／酸化膜の
多層ゲート構造をもつトランジスタ１５０は、従来の多
結晶シリコンゲート構造に対し多結晶シリコンのグレイ
ンサイズとエッチングの問題がない。その結果、歩留り
および特性は、トランジスタ５０（図３）のかわりにト
ランジスタ１５０を採用することで向上される。
ている。この一実施例では、トランジスタ５０は例えば
多結晶シリコンを第１の物質とし、例えばシリコン酸化
膜を第２の物質として交互に形成された層をもつ多結晶
シリコンゲート１１５を有する。トランジスタ１５０の
多の要件はトランジスタ５０（図３）について前に述べ
たものと同じであり、その説明を参照されたい。以下に
より詳しく説明するように、多結晶シリコン／酸化膜の
多層ゲート構造をもつトランジスタ１５０は、従来の多
結晶シリコンゲート構造に対し多結晶シリコンのグレイ
ンサイズとエッチングの問題がない。その結果、歩留り
および特性は、トランジスタ５０（図３）のかわりにト
ランジスタ１５０を採用することで向上される。
【００１５】本発明の重要な特徴は、第１と第２の物質
を交互に有する多層構造のゲート１１５（図１）の形成
にある。例えば、１／３の厚さの多結晶シリコン１１５
−１を堆積し、この層１１５−１の上に第１の薄いシリ
コン酸化膜１１５−２を成長し、層１１５−２の上に厚
さ１／３の次の多結晶シリコン１１５−３を堆積し、こ
の層１１５−３の上に第２の薄いシリコン酸化膜１１５
−４を成長し、さらに層１１５−４の上に厚さ１／３の
最終の多結晶シリコン１１５−５を堆積することによっ
て、３層多結晶シリコンゲート構造が形成される。ここ
で、多結晶シリコンの分割数は従来の多結晶シリコンゲ
ート構造の通常の厚さと相対的なものである。よって、
他の例として、ゲート構造の通常の厚さが、例えば４あ
るいはそれ以上の多結晶シリコン層（各多結晶シリコン
層間には酸化膜が介挿される）に分割されてもよい。
を交互に有する多層構造のゲート１１５（図１）の形成
にある。例えば、１／３の厚さの多結晶シリコン１１５
−１を堆積し、この層１１５−１の上に第１の薄いシリ
コン酸化膜１１５−２を成長し、層１１５−２の上に厚
さ１／３の次の多結晶シリコン１１５−３を堆積し、こ
の層１１５−３の上に第２の薄いシリコン酸化膜１１５
−４を成長し、さらに層１１５−４の上に厚さ１／３の
最終の多結晶シリコン１１５−５を堆積することによっ
て、３層多結晶シリコンゲート構造が形成される。ここ
で、多結晶シリコンの分割数は従来の多結晶シリコンゲ
ート構造の通常の厚さと相対的なものである。よって、
他の例として、ゲート構造の通常の厚さが、例えば４あ
るいはそれ以上の多結晶シリコン層（各多結晶シリコン
層間には酸化膜が介挿される）に分割されてもよい。
【００１６】好ましい実施例では、多結晶シリコンが減
圧ＣＶＤ（ＬＰＣＶＤ）によって堆積される。トランジ
スタ１５０を形成するために、トランジスタ５０（図
３）について説明したように、多結晶シリコンの形成過
程まで基板１１１は同様に処理され、そこからゲート構
造と内部配線が形成される。ゲート１１５に対する多結
晶シリコン層の第１の堆積は、約０．２〜０．８ｔｏｒ
ｒ（のぞましくは０．４ｔｏｒｒ）の圧力で、温度は約
６００〜６５０℃（のぞましくは６５０℃）にてシラン
（ＳｉＨ4 ）を用いておこなわれる。堆積時間は第１の
層の厚さによって決まる。第１の多結晶シリコン層が所
望の厚さ形成された後、半導体ウェハーは１〜３分間の
範囲で酸化雰囲気中にさらされる。酸化条件は、温度６
００〜９００℃，アルゴンガスで希釈された酸素濃度
０．０１〜１００％，圧力０．１〜７６０ｔｏｒｒの条
件でよい。
圧ＣＶＤ（ＬＰＣＶＤ）によって堆積される。トランジ
スタ１５０を形成するために、トランジスタ５０（図
３）について説明したように、多結晶シリコンの形成過
程まで基板１１１は同様に処理され、そこからゲート構
造と内部配線が形成される。ゲート１１５に対する多結
晶シリコン層の第１の堆積は、約０．２〜０．８ｔｏｒ
ｒ（のぞましくは０．４ｔｏｒｒ）の圧力で、温度は約
６００〜６５０℃（のぞましくは６５０℃）にてシラン
（ＳｉＨ4 ）を用いておこなわれる。堆積時間は第１の
層の厚さによって決まる。第１の多結晶シリコン層が所
望の厚さ形成された後、半導体ウェハーは１〜３分間の
範囲で酸化雰囲気中にさらされる。酸化条件は、温度６
００〜９００℃，アルゴンガスで希釈された酸素濃度
０．０１〜１００％，圧力０．１〜７６０ｔｏｒｒの条
件でよい。
【００１７】本実施例において、酸化膜はアルゴンガス
により１％に希釈された酸素を、およそ１気圧、約８０
０℃の温度で、水平の炉を用いて形成された。この条件
下では、酸化膜は、およそ数原子分の厚さ成長する。そ
れゆえ、ここで用いられている多結晶シリコン層の間に
挿入された薄い層（場合により非常に薄い層と述べられ
る）は、１〜５オングストローム範囲内の数原子分の厚
さを単位とする層を意味する。
により１％に希釈された酸素を、およそ１気圧、約８０
０℃の温度で、水平の炉を用いて形成された。この条件
下では、酸化膜は、およそ数原子分の厚さ成長する。そ
れゆえ、ここで用いられている多結晶シリコン層の間に
挿入された薄い層（場合により非常に薄い層と述べられ
る）は、１〜５オングストローム範囲内の数原子分の厚
さを単位とする層を意味する。
【００１８】次に、圧力約０．２〜０．８ｔｏｒｒ（望
ましくは約０．４ｔｏｒｒ）、温度約６００〜６５０℃
（望ましくは約６５０℃）の条件でＳｉＨ4 が第１の非
常に薄い酸化膜上のゲートとしての第２の多結晶シリコ
ン層を成長するのに十分な時間導入される。希望する数
の多結晶シリコン層がゲート構造として形成されるま
で、非常に薄い酸化膜と多結晶シリコン層が交互に形成
されるべくこの方法が繰り返される。さらに、従来技術
と同様のドーピング方法で多結晶シリコン層に不純物が
添加される。多層ゲート１１５を備えたトランジスタ１
５０は適切に動作する。
ましくは約０．４ｔｏｒｒ）、温度約６００〜６５０℃
（望ましくは約６５０℃）の条件でＳｉＨ4 が第１の非
常に薄い酸化膜上のゲートとしての第２の多結晶シリコ
ン層を成長するのに十分な時間導入される。希望する数
の多結晶シリコン層がゲート構造として形成されるま
で、非常に薄い酸化膜と多結晶シリコン層が交互に形成
されるべくこの方法が繰り返される。さらに、従来技術
と同様のドーピング方法で多結晶シリコン層に不純物が
添加される。多層ゲート１１５を備えたトランジスタ１
５０は適切に動作する。
【００１９】多結晶シリコン層の間に非常に薄い酸化膜
１１５−２，１１５−４を挿入する事で、この極薄酸化
膜は抵抗として作用するので多結晶シリコン層の抵抗成
分を制御することができる。一般に、多結晶シリコン層
が厚くなれば抵抗値は下がり、一方、抵抗として多結晶
シリコン層を使うことがのぞましい場合は、薄い酸化膜
の層の挿入が層抵抗を増加する。このようにして、選択
されたサイズの抵抗が選択された位置に、シリコン酸化
膜と、多結晶シリコンの層を交互に多層化することによ
り容易に形成される。
１１５−２，１１５−４を挿入する事で、この極薄酸化
膜は抵抗として作用するので多結晶シリコン層の抵抗成
分を制御することができる。一般に、多結晶シリコン層
が厚くなれば抵抗値は下がり、一方、抵抗として多結晶
シリコン層を使うことがのぞましい場合は、薄い酸化膜
の層の挿入が層抵抗を増加する。このようにして、選択
されたサイズの抵抗が選択された位置に、シリコン酸化
膜と、多結晶シリコンの層を交互に多層化することによ
り容易に形成される。
【００２０】多結晶シリコン中の粒径の大きさは、温
度，圧力，厚さのような多くの要因によって決定され
る。しかしながら、本発明の製法によれば、従来の多結
晶シリコンゲート構造の半分以下の厚さの多結晶シリコ
ンを積層することによって厚さを制御することができ
る。粒径の大きさは、多結晶シリコン層の厚さによって
制限される。従って、多結晶シリコンゲートの上面は、
従来のようにゲート構造全体の厚さではなく、最上層の
多結晶シリコン層の厚さによって規定されるグレインサ
イズを有する。かかる多結晶シリコン／酸化膜の構造は
従来の表面と比較して平坦なゲート上面となる。この平
坦な表面は、以降のマスク工程においてマスクの整合性
がなくなり、歩留りが向上するという利点をもたらす。
度，圧力，厚さのような多くの要因によって決定され
る。しかしながら、本発明の製法によれば、従来の多結
晶シリコンゲート構造の半分以下の厚さの多結晶シリコ
ンを積層することによって厚さを制御することができ
る。粒径の大きさは、多結晶シリコン層の厚さによって
制限される。従って、多結晶シリコンゲートの上面は、
従来のようにゲート構造全体の厚さではなく、最上層の
多結晶シリコン層の厚さによって規定されるグレインサ
イズを有する。かかる多結晶シリコン／酸化膜の構造は
従来の表面と比較して平坦なゲート上面となる。この平
坦な表面は、以降のマスク工程においてマスクの整合性
がなくなり、歩留りが向上するという利点をもたらす。
【００２１】
【発明の効果】前述したとおり、多結晶シリコンゲート
がエッチングによって形成される場合、異方性エッチン
グ中の多結晶シリコン下部のアンダーカットが不均一な
幅をもたらす結果となる（図４参照）。これに対し、途
中の薄い酸化膜が従来に比し垂直方向においてゲート幅
が均一になるようにエッチングを制御する。特に、プラ
ズマエッチング中の酸化膜のエッチングレートは、多結
晶シリコン層のエッチングレートにより十分小さい。そ
の結果、本発明の多層ゲート構造におけるこの非常に薄
い酸化膜は、酸化膜下の多結晶シリコン層のアンダーカ
ットを制御する。エッチング後のゲート拡大構造１１５
を図２に示す。エッチング後のゲート構造１１５の端面
１１５ｃは、すでに述べたように従来のゲート構造のそ
れよりも基板の表面に対して垂直に近い。
がエッチングによって形成される場合、異方性エッチン
グ中の多結晶シリコン下部のアンダーカットが不均一な
幅をもたらす結果となる（図４参照）。これに対し、途
中の薄い酸化膜が従来に比し垂直方向においてゲート幅
が均一になるようにエッチングを制御する。特に、プラ
ズマエッチング中の酸化膜のエッチングレートは、多結
晶シリコン層のエッチングレートにより十分小さい。そ
の結果、本発明の多層ゲート構造におけるこの非常に薄
い酸化膜は、酸化膜下の多結晶シリコン層のアンダーカ
ットを制御する。エッチング後のゲート拡大構造１１５
を図２に示す。エッチング後のゲート構造１１５の端面
１１５ｃは、すでに述べたように従来のゲート構造のそ
れよりも基板の表面に対して垂直に近い。
【００２２】本発明のトランジスタのソースとドレイン
の領域の形成にイオン注入が使われる場合、ゲート１１
５は前述したようにマスクとして使われる。熱拡散によ
りソースおよびドレイン領域に不純物が集中され、ソー
ス領域１１０とドレイン領域１１２とがゲート構造１１
５と結合された後は、ソース領域１１０とゲート構造の
第１端との間、およびドレイン領域１１２とゲート構造
の第２の端との間には非常に小さい重さなり合いしかな
い。従って、ゲートとソースおよびドレイン領域１１
０，１１２との間の容量は小さくなり、この結果本実施
例のトランジスタは、高速動作に適するようになる。さ
らに、ゲート構造の均一性の故に歩留りが向上し、ペレ
ット内のトランジスタ間の特性差が小さくなる。
の領域の形成にイオン注入が使われる場合、ゲート１１
５は前述したようにマスクとして使われる。熱拡散によ
りソースおよびドレイン領域に不純物が集中され、ソー
ス領域１１０とドレイン領域１１２とがゲート構造１１
５と結合された後は、ソース領域１１０とゲート構造の
第１端との間、およびドレイン領域１１２とゲート構造
の第２の端との間には非常に小さい重さなり合いしかな
い。従って、ゲートとソースおよびドレイン領域１１
０，１１２との間の容量は小さくなり、この結果本実施
例のトランジスタは、高速動作に適するようになる。さ
らに、ゲート構造の均一性の故に歩留りが向上し、ペレ
ット内のトランジスタ間の特性差が小さくなる。
【００２３】なお、本発明は特定の導電型の多結晶シリ
コンゲートＦＥＴに関して説明して来たが、本発明の原
理は、逆導電型のＦＥＴにも、ディープリージョン又は
エンハンスメント型のＦＥＴにも同様に適用できる。さ
らに、この多層多結晶シリコン／薄い酸化膜構造は、他
のいろいろな半導体装置における通常の結晶シリコンの
代りとして使用してもよい。多層多結晶シリコン／薄い
酸化膜構造は、多結晶シリコンの平坦性によってマクス
の整合性が影響されるいかなるデバイスにも有効であ
り、かつ多層多結晶シリコン／薄い酸化膜構造は次の工
程のマスクにも使用される。このように、上述の実施例
は本発明の原理を示したものであって、発明に制限を与
えるものではない。
コンゲートＦＥＴに関して説明して来たが、本発明の原
理は、逆導電型のＦＥＴにも、ディープリージョン又は
エンハンスメント型のＦＥＴにも同様に適用できる。さ
らに、この多層多結晶シリコン／薄い酸化膜構造は、他
のいろいろな半導体装置における通常の結晶シリコンの
代りとして使用してもよい。多層多結晶シリコン／薄い
酸化膜構造は、多結晶シリコンの平坦性によってマクス
の整合性が影響されるいかなるデバイスにも有効であ
り、かつ多層多結晶シリコン／薄い酸化膜構造は次の工
程のマスクにも使用される。このように、上述の実施例
は本発明の原理を示したものであって、発明に制限を与
えるものではない。
【図１】本発明の多層ポリシリコンゲート構造を持つト
ランジスタの断面図、
ランジスタの断面図、
【図２】基板表面に対し実質的に垂直な多層ポリシリコ
ンゲート構造をもつ本発明の拡大断面図、
ンゲート構造をもつ本発明の拡大断面図、
【図３】従来の電界効果トランジスタの断面図、
【図４】異方性エッチングの影響を示す従来のゲート構
造の拡大断面図である。
造の拡大断面図である。
【符号の説明】 １ ソース領域 ２ 半導体基板 ３ ドレイン領域 ４ ゲート酸化膜 ５ チャンネル領域 ６ ゲート ６−１，６−３，６−５ 多結晶シリコン層 ６−２，６−４，７ 酸化膜 ６ａ ゲートの上面 ６ｂ ゲートの下面 ６ｃ ゲートの側面 ８ フィールド酸化膜 ９ チャンネルストッパ １０ ソース電極 １１ ドレイン電極 ２０，２５ 電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｐ 8427−4Ｍ 21/336 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (2)
- 【請求項１】 第１の物質からなる第１の層と、前記第
１の物質からなる第１の層上に配置された第２の物質か
らなる第１の層と、前記第２の物質からなる第１の層上
に配置された第１の物質からなる第２の層と、前記第１
の物質からなる第２の層上に配置された第２の物質から
なる第２の層と、前記第２の物質からなる第２の層上に
配置された第１の物質からなる第３の層とを少なくとも
有することを特徴とする半導体装置。 - 【請求項２】 （イ）半導体基板上にゲート絶縁膜を形
成する工程と、（ロ）第１の物質からなる第１の層を前
記ゲート絶縁膜上に所定の厚さで形成する工程と、
（ハ）この物質からなる第２の層を前記第１の層上に形
成する工程と、（ニ）前記第１の物質からなる第３の層
を所定の厚さで前記第２の層上に形成する工程と、
（ホ）前記第２の物質からなる第４の層を前記第３の層
上に形成する工程と、（ヘ）前記第１の物質からなる第
５の層を前記第４の層上に所定の厚さ形成する工程と、
（ト）前記第１，第２，第３，第４及び第５の層をエッ
チングして所定の形状の多層構造体を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000533A JP2671607B2 (ja) | 1991-01-08 | 1991-01-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000533A JP2671607B2 (ja) | 1991-01-08 | 1991-01-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169082A true JPH06169082A (ja) | 1994-06-14 |
| JP2671607B2 JP2671607B2 (ja) | 1997-10-29 |
Family
ID=11476403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000533A Expired - Fee Related JP2671607B2 (ja) | 1991-01-08 | 1991-01-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671607B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930612A (en) * | 1997-01-24 | 1999-07-27 | Nec Corporation | Method of manufacturing complementary MOS semiconductor device |
| US6215161B1 (en) * | 1995-07-05 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Insulator structure for polysilicon resistors |
| US6261885B1 (en) | 1999-01-26 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming integrated circuit gate conductors from dual layers of polysilicon |
| DE102006060342A1 (de) * | 2006-12-20 | 2008-06-26 | Texas Instruments Deutschland Gmbh | CMOS-Transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225072A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-08 JP JP3000533A patent/JP2671607B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225072A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215161B1 (en) * | 1995-07-05 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Insulator structure for polysilicon resistors |
| US5930612A (en) * | 1997-01-24 | 1999-07-27 | Nec Corporation | Method of manufacturing complementary MOS semiconductor device |
| US6261885B1 (en) | 1999-01-26 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming integrated circuit gate conductors from dual layers of polysilicon |
| DE102006060342A1 (de) * | 2006-12-20 | 2008-06-26 | Texas Instruments Deutschland Gmbh | CMOS-Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671607B2 (ja) | 1997-10-29 |
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