JPH01289166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01289166A JPH01289166A JP11828688A JP11828688A JPH01289166A JP H01289166 A JPH01289166 A JP H01289166A JP 11828688 A JP11828688 A JP 11828688A JP 11828688 A JP11828688 A JP 11828688A JP H01289166 A JPH01289166 A JP H01289166A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電界効果トランジスタ、キャパシタ等二酸化シリコン層
上に多結晶シリコン層が形成されている半導体装置の改
良に関し、 二酸化シリコン層上に形成された多結晶シリコン層をパ
ターニングする際に、二酸化シリコン層が薬液に犯され
ることなく、したがって多結晶シリコン層が薄く形成さ
れても高い信鯨性を有する半導体装置を従供することを
目的とし、二酸化シリコン層上に多結晶シリコン層を存
する半導体装置において、前記多結晶シリコン層と前記
二酸化シリコン層との間に、アモルファスシリコン層が
介在されるか、前記多結晶シリコン層がアモルファスシ
リコン層をもってカバーされるように構成される。
上に多結晶シリコン層が形成されている半導体装置の改
良に関し、 二酸化シリコン層上に形成された多結晶シリコン層をパ
ターニングする際に、二酸化シリコン層が薬液に犯され
ることなく、したがって多結晶シリコン層が薄く形成さ
れても高い信鯨性を有する半導体装置を従供することを
目的とし、二酸化シリコン層上に多結晶シリコン層を存
する半導体装置において、前記多結晶シリコン層と前記
二酸化シリコン層との間に、アモルファスシリコン層が
介在されるか、前記多結晶シリコン層がアモルファスシ
リコン層をもってカバーされるように構成される。
本発明は、半導体装置の改良に関する。特に、電界効果
トランジスタ、キャパシタ等二酸化シリコン層上に多結
晶シリコン層が形成されている半導体装置の改良に関す
る。
トランジスタ、キャパシタ等二酸化シリコン層上に多結
晶シリコン層が形成されている半導体装置の改良に関す
る。
電界効果トランジスタのゲート電極等は、二酸化シリコ
ンよりなるゲート酸化膜上に多結晶シリコン層が８層さ
れて形成されており、また、キャパシタ等は、二酸化シ
リコンよりなる誘電体層が多結晶シリコン層をもって挾
まれて形成されている。
ンよりなるゲート酸化膜上に多結晶シリコン層が８層さ
れて形成されており、また、キャパシタ等は、二酸化シ
リコンよりなる誘電体層が多結晶シリコン層をもって挾
まれて形成されている。
上記いずれの場合も、製造過程において上層の多結晶シ
リコン層をパターニングする工程が必要となるが、特に
、フッ酸等を使用する湿式法を使用してパターニングす
る場合、多結晶シリコン層の粒界を介してフッ酸等の薬
液が浸潤して下層の二酸化シリコン層を犯し、絶縁破壊
を起こすことがあるので、多結晶シリコン層は不所望に
厚く形成されなければならない。
リコン層をパターニングする工程が必要となるが、特に
、フッ酸等を使用する湿式法を使用してパターニングす
る場合、多結晶シリコン層の粒界を介してフッ酸等の薬
液が浸潤して下層の二酸化シリコン層を犯し、絶縁破壊
を起こすことがあるので、多結晶シリコン層は不所望に
厚く形成されなければならない。
本発明の目的は、この欠点を解消することにあり、二酸
化シリコン層上に形成された多結晶シリコン層をパター
ニングする際に、二酸化シリコン層が薬液に犯されるこ
となく、したがって、多結晶シリコン層が薄く形成され
ても高い信開性を存する半導体装置を捷供することにあ
る。
化シリコン層上に形成された多結晶シリコン層をパター
ニングする際に、二酸化シリコン層が薬液に犯されるこ
となく、したがって、多結晶シリコン層が薄く形成され
ても高い信開性を存する半導体装置を捷供することにあ
る。
（ｔ！１８を解決するための手段〕
上記の目的は、多数のグレインの集合である多結晶シリ
コン層とフッ酸等に犯されやすい酸化シリコン層との間
に、グレインのありえないアモルファスシリコン層を介
在させるか、または多結晶シリコン層をアモルファスシ
リコン層をもってカバーするかによって達成される。
コン層とフッ酸等に犯されやすい酸化シリコン層との間
に、グレインのありえないアモルファスシリコン層を介
在させるか、または多結晶シリコン層をアモルファスシ
リコン層をもってカバーするかによって達成される。
なお、この構造を電界効果トランジスタに通用すれば、
ゲート１を極を薄く形成できるので、段差が小さくなり
、アスペクト比を小さくできるので、工程上負担をかけ
ずに信転度の高い接合部・配線部を形成できる。また、
キャパシタに通用すれば、多結晶シリコン層を薄く形成
できるので、段差を小さくすることができ、接合部・配
線部の信鯨度を高めることができる。
ゲート１を極を薄く形成できるので、段差が小さくなり
、アスペクト比を小さくできるので、工程上負担をかけ
ずに信転度の高い接合部・配線部を形成できる。また、
キャパシタに通用すれば、多結晶シリコン層を薄く形成
できるので、段差を小さくすることができ、接合部・配
線部の信鯨度を高めることができる。
（作用〕
アモルファスシリコンは非晶質であってグレインがない
ため、薬液が粒界を介して浸潤し難い。
ため、薬液が粒界を介して浸潤し難い。
このような特性を存するアモルファスシリコン層を二酸
化シリコン層と多結晶シリコン層との間に介在させるか
、またはアモルファスシリコン層をもって二酸化シリコ
ン層をカバーすれば、多結晶シリコン層をパターニング
する時に使用されるフッ酸等の薬液がアモルファスシリ
コン層によってブロックされて二酸化シリコン層に到達
しえず、二酸化シリコン層は犯されることがない。
化シリコン層と多結晶シリコン層との間に介在させるか
、またはアモルファスシリコン層をもって二酸化シリコ
ン層をカバーすれば、多結晶シリコン層をパターニング
する時に使用されるフッ酸等の薬液がアモルファスシリ
コン層によってブロックされて二酸化シリコン層に到達
しえず、二酸化シリコン層は犯されることがない。
以下、図面を参照しつ〜、本発明の四つの実施例に係る
半導体装直について説明する。
半導体装直について説明する。
員土勇
第２図参照
周知の方法を使用してｐ型シリコン基板１にＬＯＣＯ５
法によるフィールド酸化膜２とｐ型素子分Ｍ領域３とを
形成した後、酸化して全面に厚さ約２００人のゲート酸
化１１１４を形成し、気相成長法を使用してアモルファ
スシリコンＮ５を約３００λ厚に形成し、さらに多結晶
シリコン層６を約１．５００人厚定形成する。
法によるフィールド酸化膜２とｐ型素子分Ｍ領域３とを
形成した後、酸化して全面に厚さ約２００人のゲート酸
化１１１４を形成し、気相成長法を使用してアモルファ
スシリコンＮ５を約３００λ厚に形成し、さらに多結晶
シリコン層６を約１．５００人厚定形成する。
第３図参照
フォトリソグラフィー法を使用し、過酸化水素水とフッ
酸とを使用して多結晶シリコン層６とアモルファスシリ
コン層５とをパターニングしてゲート電極７を形成し、
このゲート電極をマスクとしてヒ素等のｎ型不純物をイ
オン注入してソース・ドレイン８を形成する。
酸とを使用して多結晶シリコン層６とアモルファスシリ
コン層５とをパターニングしてゲート電極７を形成し、
このゲート電極をマスクとしてヒ素等のｎ型不純物をイ
オン注入してソース・ドレイン８を形成する。
第１ａ図参照
全面に気相成長法を使用して二酸化シリコン層９を形成
し、ソース・ドレイン電極引き出し用開口を形成し、全
面にアルミニウム膜を形成し、これをパターニングして
ソース・ドレイン電極１０を形成する。
し、ソース・ドレイン電極引き出し用開口を形成し、全
面にアルミニウム膜を形成し、これをパターニングして
ソース・ドレイン電極１０を形成する。
粒界のないアモルファスシリコンＮ５が多結晶シリコン
Ｎ６とゲート酸化膜４との間に介在し、フッ酸等を使用
してパターニングする時に、ゲート酸化膜４を薬液から
保護する。
Ｎ６とゲート酸化膜４との間に介在し、フッ酸等を使用
してパターニングする時に、ゲート酸化膜４を薬液から
保護する。
第１
第１ｂ図参照
第１例において、アモルファスシリコン１１５と多結晶
シリコンＮ６との形成順序を逆にした構造であって、ア
モルファスシリコン層５が多結晶シリコンＮ６をカバー
し、フッ酸等を使用してパターニングする時に、ゲート
酸化膜４を薬液から保護する。
シリコンＮ６との形成順序を逆にした構造であって、ア
モルファスシリコン層５が多結晶シリコンＮ６をカバー
し、フッ酸等を使用してパターニングする時に、ゲート
酸化膜４を薬液から保護する。
星主±
第４図参照
第１例と同様、フィールド酸化膜２とｐ型素子分離領域
３とが形成されているｐ型シリコン基板１を使用し、第
１の多結晶シリコン層１１を形成し・表面を酸化して二
酸化シリコンよりなる誘電体層１２を形成し、次いで、
アモルファスシリコン層１３と第２の多結晶シリコンｌ
１１４とを形成し、フォトリソグラフィー法を使用して
パターニングし、アモルファスシリコン層１３と第２の
多結晶シリコンＮ１４とからなるキャパシタの上層電極
板１５を形成する。
３とが形成されているｐ型シリコン基板１を使用し、第
１の多結晶シリコン層１１を形成し・表面を酸化して二
酸化シリコンよりなる誘電体層１２を形成し、次いで、
アモルファスシリコン層１３と第２の多結晶シリコンｌ
１１４とを形成し、フォトリソグラフィー法を使用して
パターニングし、アモルファスシリコン層１３と第２の
多結晶シリコンＮ１４とからなるキャパシタの上層電極
板１５を形成する。
第１ｃ図参照
全面に二酸化シリコン層１６を形成し、上ＩＩ電橿引き
出し用開口と下１１電極引き出し用開口とを形成し、全
面にアルミニウム膜を形成し、これをパターニングして
上層電極１７と上層電極１８とを形成する。
出し用開口と下１１電極引き出し用開口とを形成し、全
面にアルミニウム膜を形成し、これをパターニングして
上層電極１７と上層電極１８とを形成する。
アモルファスシリコンＪｉ１３が第２の多結晶シリコン
層１４と二酸化シリコンよりなる誘電体層１２との間に
介在し、フッ酸等を使用して第２の多結晶シリコン１１
１４をパターニングする時に、誘電体層１２を薬液から
保護する。
層１４と二酸化シリコンよりなる誘電体層１２との間に
介在し、フッ酸等を使用して第２の多結晶シリコン１１
１４をパターニングする時に、誘電体層１２を薬液から
保護する。
筆土孤
第１ｄ図参照
第３例において、アモルファスシリコン層１３と第２の
多結晶シリコン層１４との形成順序を逆にして形成した
構造であって、アモルファスシリコン層１３が第２の多
結晶シリコン１１５１４をカバーし、フッ酸等を使用し
て第２の多結晶シリコン層１４をパターニングする時に
、誘電体層１２を薬液から保護する。
多結晶シリコン層１４との形成順序を逆にして形成した
構造であって、アモルファスシリコン層１３が第２の多
結晶シリコン１１５１４をカバーし、フッ酸等を使用し
て第２の多結晶シリコン層１４をパターニングする時に
、誘電体層１２を薬液から保護する。
〔発明の効果］
以上説明せるとおり、本発明に係る半導体装置において
は、二酸化シリコン層と多結晶シリコン層との間に、ま
たは、多結晶シリコン層の上面に、粒界のないアモルフ
ァスシリコン層が形成されているので、多結晶シリコン
層を湿式法を使用してパターニングする時に、フ・ン酸
等の薬液の浸入がアモルファスシリコン層によってブロ
ックされ、二酸化シリコン団に到達せず、したがって、
二酸化シリコン層は薬液に犯されないので、段差を小さ
くするために多結晶シリコン層が薄く形成されていても
、高い信軌性が得られる。この構造を電界効果トランジ
スタのゲート電極に使用すれば、ゲート電極の厚さを薄
くできるので、より平坦度の高い加工が可能となり、接
合部・配線部等の信頬性を向上することができ、また、
キャパシタに使用しても、多結晶シリコン層の厚さを薄
くできるので、より平坦度の高い接合部・配線部を形成
でき、信頼度を向上することができる。
は、二酸化シリコン層と多結晶シリコン層との間に、ま
たは、多結晶シリコン層の上面に、粒界のないアモルフ
ァスシリコン層が形成されているので、多結晶シリコン
層を湿式法を使用してパターニングする時に、フ・ン酸
等の薬液の浸入がアモルファスシリコン層によってブロ
ックされ、二酸化シリコン団に到達せず、したがって、
二酸化シリコン層は薬液に犯されないので、段差を小さ
くするために多結晶シリコン層が薄く形成されていても
、高い信軌性が得られる。この構造を電界効果トランジ
スタのゲート電極に使用すれば、ゲート電極の厚さを薄
くできるので、より平坦度の高い加工が可能となり、接
合部・配線部等の信頬性を向上することができ、また、
キャパシタに使用しても、多結晶シリコン層の厚さを薄
くできるので、より平坦度の高い接合部・配線部を形成
でき、信頼度を向上することができる。
第１ａ図は、本発明の第１実施例に係る半導体装置の断
面図である。 第１ｂ図は、本発明の第２実施例に係る半導体装置の断
面図である。 第１ｃ図は、本発明の第３実施例に係る半導体装１の断
面図である。 第１ｄ図は、本発明の第４実施例に係る半導体装置の断
面図である。 第２図、第３図は、本発明の第１実施例に係る半導体装
置の工程図である。 第４図は、本発明の第３実施例に係る半導体装置の工程
図である。 ■・・・ｐ型シリコン法板、 ２・・・フィールド酸化膜、 ３・・・Ｐ型素子骨Ｍ研域、 ４・・・ゲート酸化膜、 ５・・・アモルファスシリコン層、 ６・・・多結晶シリコン層、 ７ ・ ・ ・ゲート電極、 ８・・・ソース・ドレイン、 ９・・・二酸化シリコン層、 １０・・・ソース・ドレイン電極、 １１・・・第１の多結晶シリコン層、 １２・・・誘電体層、 １３・・・アモルファスシリコン層、 １４・・・第２の多結晶シリコン層、 １５・・・上層電極板、 １６・・・二酸化シリコン層、 １７・・・下層電極、 １８・・・下層電極。
面図である。 第１ｂ図は、本発明の第２実施例に係る半導体装置の断
面図である。 第１ｃ図は、本発明の第３実施例に係る半導体装１の断
面図である。 第１ｄ図は、本発明の第４実施例に係る半導体装置の断
面図である。 第２図、第３図は、本発明の第１実施例に係る半導体装
置の工程図である。 第４図は、本発明の第３実施例に係る半導体装置の工程
図である。 ■・・・ｐ型シリコン法板、 ２・・・フィールド酸化膜、 ３・・・Ｐ型素子骨Ｍ研域、 ４・・・ゲート酸化膜、 ５・・・アモルファスシリコン層、 ６・・・多結晶シリコン層、 ７ ・ ・ ・ゲート電極、 ８・・・ソース・ドレイン、 ９・・・二酸化シリコン層、 １０・・・ソース・ドレイン電極、 １１・・・第１の多結晶シリコン層、 １２・・・誘電体層、 １３・・・アモルファスシリコン層、 １４・・・第２の多結晶シリコン層、 １５・・・上層電極板、 １６・・・二酸化シリコン層、 １７・・・下層電極、 １８・・・下層電極。
Claims (1)
- 【特許請求の範囲】 ［１］二酸化シリコン層（４）上に多結晶シリコン層（
６）を有する半導体装置において、 前記多結晶シリコン層（６）と前記二酸化シリコン層（
４）との間に、アモルファスシリコン層（５）が介在さ
れてなる ことを特徴とする半導体装置。 ［２］二酸化シリコン層（１２）上に多結晶シリコン層
（１４）を有する半導体装置において、前記多結晶シリ
コン層（１４）がアモルファスシリコン層（１３）をも
ってカバーされてなることを特徴とする半導体装置。 ［３］前記二酸化シリコン層（４）（１２）をもってＭ
ＯＳトランジスタのゲート絶縁膜が構成され、前記多結
晶シリコン層（６）（１４）をもってゲート電極が構成
されてなることを特徴とする請求項１または２記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118286A JP2662877B2 (ja) | 1988-05-17 | 1988-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118286A JP2662877B2 (ja) | 1988-05-17 | 1988-05-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01289166A true JPH01289166A (ja) | 1989-11-21 |
| JP2662877B2 JP2662877B2 (ja) | 1997-10-15 |
Family
ID=14732909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118286A Expired - Fee Related JP2662877B2 (ja) | 1988-05-17 | 1988-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662877B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326766A (ja) * | 1991-04-19 | 1992-11-16 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
| US5610430A (en) * | 1994-06-27 | 1997-03-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having reduced gate overlapping capacitance |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154228A (ja) * | 1982-03-09 | 1983-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6376479A (ja) * | 1986-09-19 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6414968A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Formation of gate electrode |
-
1988
- 1988-05-17 JP JP63118286A patent/JP2662877B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154228A (ja) * | 1982-03-09 | 1983-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6376479A (ja) * | 1986-09-19 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6414968A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Formation of gate electrode |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326766A (ja) * | 1991-04-19 | 1992-11-16 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
| US5610430A (en) * | 1994-06-27 | 1997-03-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having reduced gate overlapping capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2662877B2 (ja) | 1997-10-15 |
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