JPH03268451A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03268451A JPH03268451A JP2068903A JP6890390A JPH03268451A JP H03268451 A JPH03268451 A JP H03268451A JP 2068903 A JP2068903 A JP 2068903A JP 6890390 A JP6890390 A JP 6890390A JP H03268451 A JPH03268451 A JP H03268451A
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- 239000010410 layer Substances 0.000 claims abstract description 118
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- 239000000758 substrate Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 abstract description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は多層配線構造を自する半導体装置に関するもの
である。
である。
［１：Ｌ来の技術］
近年におけるシリコン集積回路では、いわゆる多層配線
構造を白゛するものが盛んに利用されている。
構造を白゛するものが盛んに利用されている。
第３図は、多層配線構造を有するＭＯ５型シリコン集積
回路の一例であり、スタティックＲＡＭの構成部分を示
したものである。
回路の一例であり、スタティックＲＡＭの構成部分を示
したものである。
５１はシリコン基板、５２はＬＯＣＯ３構造のフィール
ド絶縁層、５３はゲート絶縁層、５４はゲート電極、５
６はソース、５７はドレインである。５８は第１の層間
絶縁層、６０は第２の層間絶縁層である。５９は第１の
配線層となるポリシリコン層であり、その一部に高抵抗
領域を形成して、スタティックＲＡＭの高抵抗負荷とし
ている。
ド絶縁層、５３はゲート絶縁層、５４はゲート電極、５
６はソース、５７はドレインである。５８は第１の層間
絶縁層、６０は第２の層間絶縁層である。５９は第１の
配線層となるポリシリコン層であり、その一部に高抵抗
領域を形成して、スタティックＲＡＭの高抵抗負荷とし
ている。
６１ａ、６１ｂおよび６１ｃは第２の配線層となるアル
ミニウム層である。アルミニウム層６１ｂおよび６１ｃ
は、第１の層間絶縁層５８および第２の層間絶縁層６０
に形成された開口部を通して、それぞれゲート電極５４
およびソース５６に接続されている。アルミニウム層６
１ａは、第２の層間絶縁層６０に形成された開口部を通
して、ポリシリコン層５９に接続されている。
ミニウム層である。アルミニウム層６１ｂおよび６１ｃ
は、第１の層間絶縁層５８および第２の層間絶縁層６０
に形成された開口部を通して、それぞれゲート電極５４
およびソース５６に接続されている。アルミニウム層６
１ａは、第２の層間絶縁層６０に形成された開口部を通
して、ポリシリコン層５９に接続されている。
［解決しようとする課題］
上記従来例では、ポリシリコン層５９接続用の開口部、
ゲート電極５４接続用の開口部およびソース５６接続用
の開口部は、同一工程で形成される。この場合、ポリシ
リコン層５９接続用の開口部を形成するには、第２の層
間絶縁層６ｏのみをエツチングすればよいが、ゲート電
極５４接続用の開口部およびソース５６接続用の開口部
を形成するには、さらに第１の層間絶縁層５８をもエツ
チングしなければならない。従って、ポリシリコン層５
９接続用の開口部では、第２の層間絶縁層６０のエツチ
ングが終了した後も、ポリシリコン層５９が長時間エツ
チング物質にさらされることになる。そのため、第３図
に示すように、本来エツチングされてはならないポリシ
リコン層５９まてもエツチングされ、導通不良を起こす
という問題点かあった。
ゲート電極５４接続用の開口部およびソース５６接続用
の開口部は、同一工程で形成される。この場合、ポリシ
リコン層５９接続用の開口部を形成するには、第２の層
間絶縁層６ｏのみをエツチングすればよいが、ゲート電
極５４接続用の開口部およびソース５６接続用の開口部
を形成するには、さらに第１の層間絶縁層５８をもエツ
チングしなければならない。従って、ポリシリコン層５
９接続用の開口部では、第２の層間絶縁層６０のエツチ
ングが終了した後も、ポリシリコン層５９が長時間エツ
チング物質にさらされることになる。そのため、第３図
に示すように、本来エツチングされてはならないポリシ
リコン層５９まてもエツチングされ、導通不良を起こす
という問題点かあった。
本発明の目的は、開口部形成時に第１の配線層か長時間
エツチング物質にさらされても、第１の配線層と第２の
配線層との間で確実に導通をとることができる多層配線
構造の半導体装置を得ることである。
エツチング物質にさらされても、第１の配線層と第２の
配線層との間で確実に導通をとることができる多層配線
構造の半導体装置を得ることである。
［課題を解決するための手段］
本発明における半導体装置は、半導体基板の主表面側に
形成された導電体層と、Ｌ記導電体層」二に第１の開口
部をＨする第１の層間絶縁層と、１−２第１の層間絶縁
層」−に形成され、上記第１の開口部において上記導電
体層に接続される第１の配線層と、上記第１の配線層上
に形成され、」二記第１の開口部に対応して第２の開口
部を有する第２の層間絶縁層と、上記第１の開口部およ
び第２の開口部を通して上記第１の配線層および／また
は上記４重体層に接続される第２の配線層とからなるも
のである。
形成された導電体層と、Ｌ記導電体層」二に第１の開口
部をＨする第１の層間絶縁層と、１−２第１の層間絶縁
層」−に形成され、上記第１の開口部において上記導電
体層に接続される第１の配線層と、上記第１の配線層上
に形成され、」二記第１の開口部に対応して第２の開口
部を有する第２の層間絶縁層と、上記第１の開口部およ
び第２の開口部を通して上記第１の配線層および／また
は上記４重体層に接続される第２の配線層とからなるも
のである。
［実施例］
以ド、添付図面に基いて本発明の実施例について説明す
る。
る。
第１図（Ａ）〜（Ｅ）は、多層配線構造を有するＭＯ３
型シリコン集積回路の製造工程の一例を示したものであ
り、スタティックＲＡＭの構成部分を示したものである
。
型シリコン集積回路の製造工程の一例を示したものであ
り、スタティックＲＡＭの構成部分を示したものである
。
１１はシリコン基板、１２はＬＯＣＯ３横込のフィール
ド絶縁層、１３はゲート絶縁層（膜厚３０ナノメータ）
である。１４はゲート電極であり、ポリシリコンを用い
て形成されている。１５は導電体層であり、ゲート電極
１４と同じくポリシリコンを用いて形成されている。１
６はソース、１７はドレインである。１８は第１の層間
絶縁層（膜厚３００ナノメータ）であり、酸化シリコン
で形成されている。１８ａは第１の開口部であり、導電
体層１５の内側に形成されている。１８ｂはドレイン用
開口部である。１９は第１の配線層（膜厚５０ナノメー
タ）であり、ポリシリコンで形成されている。この第１
の配線層１９は、ドレイン１７と後述の第２の配線層２
１ａとを接続するものである。また、その一部に形成さ
れた高抵抗領域により、スタティックＲＡＭの高抵抗負
荷が形成される。２０は第２の層間絶縁層（膜厚３００
ナノメータ）であり、酸化シリコンで形成されている。
ド絶縁層、１３はゲート絶縁層（膜厚３０ナノメータ）
である。１４はゲート電極であり、ポリシリコンを用い
て形成されている。１５は導電体層であり、ゲート電極
１４と同じくポリシリコンを用いて形成されている。１
６はソース、１７はドレインである。１８は第１の層間
絶縁層（膜厚３００ナノメータ）であり、酸化シリコン
で形成されている。１８ａは第１の開口部であり、導電
体層１５の内側に形成されている。１８ｂはドレイン用
開口部である。１９は第１の配線層（膜厚５０ナノメー
タ）であり、ポリシリコンで形成されている。この第１
の配線層１９は、ドレイン１７と後述の第２の配線層２
１ａとを接続するものである。また、その一部に形成さ
れた高抵抗領域により、スタティックＲＡＭの高抵抗負
荷が形成される。２０は第２の層間絶縁層（膜厚３００
ナノメータ）であり、酸化シリコンで形成されている。
２０ａは第２の開口部であり、第１の開口部１８ａの内
側に形成されている。２０ｂはゲート電極用開口部、２
０ｃはソース用開口部である。２１ａ、２１ｂおよび２
１ｃは第２の配線層であり、アルミニウムで形成されて
いる。
側に形成されている。２０ｂはゲート電極用開口部、２
０ｃはソース用開口部である。２１ａ、２１ｂおよび２
１ｃは第２の配線層であり、アルミニウムで形成されて
いる。
つぎに、第１図（Ａ）〜（Ｅ）に従って、製造工程の説
明をする。
明をする。
（Ａ）ゲート絶縁層１３」二にゲート電極１４を、フィ
ールド絶縁層１２」二に導電体層１５を、同−下打で形
成する。すなわち、ゲート電極１４および導電体層１５
を形成するポリシリコンを、シリコン基板１１の主表面
側にＣＶＤ法で形成した後、これをパターニングしてゲ
ート電極１４および導電体層１５を同時に形成する。
ールド絶縁層１２」二に導電体層１５を、同−下打で形
成する。すなわち、ゲート電極１４および導電体層１５
を形成するポリシリコンを、シリコン基板１１の主表面
側にＣＶＤ法で形成した後、これをパターニングしてゲ
ート電極１４および導電体層１５を同時に形成する。
（Ｂ）第１の層間絶縁層１８をＣＶＤ法を用いて形成し
た後、その一部をドライエツチングして、第１の開口部
１８ａおよびドレイン用開口部１８ｂを形成する。この
とき、ドレイン用開口部１８ｂでは、ゲート絶縁層１３
も同時にエツチングされる。エツチングガスとしては、
例えばＣＨＦ３を用いることができる。
た後、その一部をドライエツチングして、第１の開口部
１８ａおよびドレイン用開口部１８ｂを形成する。この
とき、ドレイン用開口部１８ｂでは、ゲート絶縁層１３
も同時にエツチングされる。エツチングガスとしては、
例えばＣＨＦ３を用いることができる。
（Ｃ）高抵抗ポリシリコン層をシリコン基板１１の主表
面側に形成した後、これをバターニングして第１の配線
層１９を形成する。なお、高抵抗ポリシリコン層を形成
した後、あるいはこれをバターニングした後、高抵抗ポ
リシリコン層の一部をマスクして不純物をドーピングし
、マスク部以外のポリシリコン層を低抵抗化する。マス
ク部の高抵抗ポリシリコン層は、スタティックＲＡＭの
高抵抗負荷となるものである。
面側に形成した後、これをバターニングして第１の配線
層１９を形成する。なお、高抵抗ポリシリコン層を形成
した後、あるいはこれをバターニングした後、高抵抗ポ
リシリコン層の一部をマスクして不純物をドーピングし
、マスク部以外のポリシリコン層を低抵抗化する。マス
ク部の高抵抗ポリシリコン層は、スタティックＲＡＭの
高抵抗負荷となるものである。
（Ｄ）第２の層間絶縁層２０をＣＶＤ法を用いて形成し
た後、その一部をドライエツチングして、第２の開口部
２０ａ１ゲート電極用開口部２０ｂおよびソース用開口
部２０ｃを形成する。このとき、ゲート電極用開口部２
０ｂでは第１の層間絶縁層１８か、ソース用開口部２０
ｃでは第１の層間絶縁層１８およびゲート絶縁層１３が
、それぞれ同１１！ｉにエツチングされる。エツチング
ガスとしては、例えばＣＨＦ３を用いることができる。
た後、その一部をドライエツチングして、第２の開口部
２０ａ１ゲート電極用開口部２０ｂおよびソース用開口
部２０ｃを形成する。このとき、ゲート電極用開口部２
０ｂでは第１の層間絶縁層１８か、ソース用開口部２０
ｃでは第１の層間絶縁層１８およびゲート絶縁層１３が
、それぞれ同１１！ｉにエツチングされる。エツチング
ガスとしては、例えばＣＨＦ３を用いることができる。
弓き続きＣＦ４ガスを用いたプラズマ処理を行い、開口
部２０ａ、開口部２０ｂおよび開口部２０ｃ表面のクリ
ーニングを行う。
部２０ａ、開口部２０ｂおよび開口部２０ｃ表面のクリ
ーニングを行う。
（Ｅ）アルミニウム層をシリコン基板１１の主表面側に
形成した後、これをバターニングして第２の配線層２１
ａ、２１ｂおよび２１ｃを形成する。第２の配線層２１
ａは、第１の開口部１８ａおよび第２の開口部２０ａを
通して、第１の配線層１９に接続される。
形成した後、これをバターニングして第２の配線層２１
ａ、２１ｂおよび２１ｃを形成する。第２の配線層２１
ａは、第１の開口部１８ａおよび第２の開口部２０ａを
通して、第１の配線層１９に接続される。
ところで、工程（Ｄ）において、第２の開口部２０ａに
形成されている第１の配線層１９が全てエツチングされ
る場合もある。このときには、第２の配線層２１ａは、
第２図に示すように、直接導電体層１５に接続されるこ
とになる。従って、第１の配線層１９と第２の配線層２
１ａとは導電体層１５を介して接続されることになり、
第１の配線層１９と第２の配線層２１ａとの間で導通不
良が生しることはない。また、第２図に示す構造をとる
ことによりつぎのような利点もある。第１の配線層１９
と第２の配線層２１ａとの組み合わせによっては、両者
の間で密着性が悪かったりコンタクト抵抗が高かったり
する場合も考えられるが、このような場合に、導電体層
１５と第２の配線層２１ａとの組み合わせが、良好な密
着性を有しかつ低いコンタクト抵抗を有するものであれ
ば、信頼性や特性の向上をはかることができる。
形成されている第１の配線層１９が全てエツチングされ
る場合もある。このときには、第２の配線層２１ａは、
第２図に示すように、直接導電体層１５に接続されるこ
とになる。従って、第１の配線層１９と第２の配線層２
１ａとは導電体層１５を介して接続されることになり、
第１の配線層１９と第２の配線層２１ａとの間で導通不
良が生しることはない。また、第２図に示す構造をとる
ことによりつぎのような利点もある。第１の配線層１９
と第２の配線層２１ａとの組み合わせによっては、両者
の間で密着性が悪かったりコンタクト抵抗が高かったり
する場合も考えられるが、このような場合に、導電体層
１５と第２の配線層２１ａとの組み合わせが、良好な密
着性を有しかつ低いコンタクト抵抗を有するものであれ
ば、信頼性や特性の向上をはかることができる。
［効果］
本発明では、開口部に導電体層を形成したので、開口部
形成時に第１の配線層が長時間エツチング物質にさらさ
れても、第１の配線層と第２の配線層との間で確実に導
通をとることができる。
形成時に第１の配線層が長時間エツチング物質にさらさ
れても、第１の配線層と第２の配線層との間で確実に導
通をとることができる。
１・・・・・・半導体基板
５・・・・・・導電体層
８・・・・・・第１の層間絶縁層
９・・・・・・第１の配線層
０・・・・・・第２の層間絶縁層
１ａ・・・第２の配線層
以−１−
Claims (1)
- 【特許請求の範囲】 半導体基板の主表面側に形成された導電体層と、上記導
電体層上に第１の開口部を有する第１の層間絶縁層と、 上記第１の層間絶縁層上に形成され、上記第１の開口部
において上記導電体層に接続される第１の配線層と、 上記第１の配線層上に形成され、上記第１の開口部に対
応して第２の開口部を有する第２の層間絶縁層と、 上記第１の開口部および第２の開口部を通して上記第１
の配線層および／または上記導電体層に接続される第２
の配線層と からなる半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068903A JPH073835B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
| US07/671,554 US5177592A (en) | 1990-03-19 | 1991-03-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068903A JPH073835B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7343258A Division JPH08236627A (ja) | 1995-12-28 | 1995-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268451A true JPH03268451A (ja) | 1991-11-29 |
| JPH073835B2 JPH073835B2 (ja) | 1995-01-18 |
Family
ID=13387077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068903A Expired - Lifetime JPH073835B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5177592A (ja) |
| JP (1) | JPH073835B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960001176B1 (ko) * | 1992-12-02 | 1996-01-19 | 현대전자산업주식회사 | 반도체 접속장치 및 그 제조방법 |
| US5994780A (en) * | 1997-12-16 | 1999-11-30 | Advanced Micro Devices, Inc. | Semiconductor device with multiple contact sizes |
| EP1058310A3 (en) * | 1999-06-02 | 2009-11-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4234889A (en) * | 1977-05-31 | 1980-11-18 | Texas Instruments Incorporated | Metal-to-moat contacts in N-channel silicon gate integrated circuits using discrete second-level polycrystalline silicon |
| JPS57210662A (en) * | 1981-06-19 | 1982-12-24 | Hitachi Ltd | Semiconductor memory device |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920007787B1 (ko) * | 1987-06-09 | 1992-09-17 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| US5084404A (en) * | 1988-03-31 | 1992-01-28 | Advanced Micro Devices | Gate array structure and process to allow optioning at second metal mask only |
| US5047825A (en) * | 1988-06-09 | 1991-09-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having a decoder portion of complementary misfets employing multi-level conducting layer and a memory cell portion |
| JPH01321656A (ja) * | 1988-06-23 | 1989-12-27 | Fujitsu Ltd | 半導体装置 |
| JPH0728040B2 (ja) * | 1988-09-20 | 1995-03-29 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2623812B2 (ja) * | 1989-01-25 | 1997-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5068711A (en) * | 1989-03-20 | 1991-11-26 | Fujitsu Limited | Semiconductor device having a planarized surface |
| JPH0358484A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 半導体装置とその製造方法 |
| US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
-
1990
- 1990-03-19 JP JP2068903A patent/JPH073835B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-19 US US07/671,554 patent/US5177592A/en not_active Expired - Fee Related
Patent Citations (3)
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| US4234889A (en) * | 1977-05-31 | 1980-11-18 | Texas Instruments Incorporated | Metal-to-moat contacts in N-channel silicon gate integrated circuits using discrete second-level polycrystalline silicon |
| JPS57210662A (en) * | 1981-06-19 | 1982-12-24 | Hitachi Ltd | Semiconductor memory device |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073835B2 (ja) | 1995-01-18 |
| US5177592A (en) | 1993-01-05 |
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