KR100669801B1 - 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치및 상기 유기 박막 트랜지스터의 제조방법 - Google Patents

유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치및 상기 유기 박막 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 유기막과 기판 사이의 접착력이 향상된 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 유기 박막 트랜지스터의 제조방법을 위하여, 기판과, 상기 기판의 상부에 구비된 게이트 전극과, 상기 게이트 전극과 절연된 소스 전극 및 드레인 전극과, 상기 게이트 전극과 절연되고 상기 소스 전극 및 상기 드레인 전극과 각각 접하는 유기 반도체층을 구비하고, 상기 기판의 표면 거칠기의 RMS 값은 10Å 내지 500Å인 것을 특징으로 하는 유기 박막 트랜지스터, 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치 및 상기 유기 박막 트랜지스터의 제조방법을 제공한다.

Description

유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 유기 박막 트랜지스터의 제조방법 {Organic thin film transistor, flat display apparatus therewith and method of manufacturing the organic thin film transistor}
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 2는 본 발명의 바람직한 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 3은 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 4는 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 110 : 게이트 전극
120 : 소스 전극 130 : 드레인 전극
140 : 유기 반도체층 150 : 게이트 절연막
본 발명은 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 유기 박막 트랜지스터의 제조방법에 관한 것으로서, 더 상세하게는 유기막과 기판 사이의 접착력이 향상된 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 유기 박막 트랜지스터의 제조방법에 관한 것이다.
반도체 특성을 나타내는 공액성 유기 고분자인 폴리아세틸렌이 개발된 이후, 유기물의 특징, 즉 합성 방법이 다양하고 섬유나 필름 형태로 용이하게 성형할 수 있다는 특징과, 유연성, 전도성 및 저렴한 생산비 등의 장점 때문에, 유기물을 이용한 트랜지스터에 대한 연구가 기능성 전자소자 및 광소자 등의 광범위한 분야에서 활발히 이루어지고 있다.
실리콘으로 형성되는 반도체층을 구비하는 기존의 실리콘 박막 트랜지스터(silicon thin film transistor)의 경우, 고농도의 불순물로 도핑된 소스 영역 및 드레인 영역과 상기 두 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 상기 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스 영역 및 드레인 영역에 각각 접촉되는 소스 전극 및 드레인 전극을 갖는다.
그러나 상기와 같은 구조의 기존의 실리콘 박막 트랜지스터에는 제조 비용이 많이 들고, 외부의 충격에 의해 쉽게 깨지며, 300℃ 이상의 고온 공정에 의해 생산 되기 때문에 플라스틱 기판 등을 사용할 수 없다는 등의 문제점이 있다.
특히 액정 표시장치(LCD : liquid display device)나 전계발광 표시장치(ELD : electroluminescence display device) 등의 평판 표시장치에는 각 화소의 동작을 제어하는 스위칭 소자 및 각 화소의 구동 소자로 박막 트랜지스터가 사용되는 바, 이러한 평판 표시장치에 있어서 최근 요구되고 있는 대형화 및 박형화와 더불어 플렉서블(flexible) 특성을 만족시키기 위해, 기존의 글라스재가 아닌 플라스틱재 등으로 구비되는 기판을 사용하려는 시도가 계속되고 있다. 그러나 플라스틱 기판을 사용할 경우에는 전술한 바와 같이 고온 공정이 아닌 저온 공정을 사용해야 한다. 따라서, 종래의 실리콘 박막 트랜지스터를 사용하기가 어려운 문제가 있었다.
반면, 박막 트랜지스터의 반도체층으로 유기막을 사용할 경우에는 이러한 문제점들을 해결할 수 있기 때문에, 최근 유기막을 반도체층으로 사용하는 유기 박막 트랜지스터(organic thin film transistor)에 대한 연구가 활발히 이루어지고 있다.
그러나 유기 박막 트랜지스터의 경우, 상기 유기 박막 트랜지스터의 재료인 유기물과, 글라스재 또는 플라스틱재 등의 기판 사이의 접착력이 좋지 않으며, 이로 인하여 제조 과정에서 유기 박막에 핀 홀(pin hole) 등의 불량이 발생될 수 있고, 또한 후 공정에 있어서 유기 박막이 훼손되거나 또는 제조 후에 유기 박막의 박리 현상 등이 발생될 수도 있다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 유기막과 기판 사이의 접착력이 향상된 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 유기 박막 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판의 상부에 구비된 게이트 전극과, 상기 게이트 전극과 절연된 소스 전극 및 드레인 전극과, 상기 게이트 전극과 절연되고 상기 소스 전극 및 상기 드레인 전극과 각각 접하는 유기 반도체층을 구비하고, 기 기판의 표면 거칠기의 RMS 값은 10Å 내지 500Å인 것을 특징으로 하는 유기 박막 트랜지스터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 기판 상면에는 버퍼층이 더 구비되고, 상기 게이트 전극, 소스 전극, 드레인 전극 및 유기 반도체층은 상기 버퍼층의 상부에 구비된 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 버퍼층은 유기물로 형성된 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 소스 전극, 드레인 전극 및 유기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막이 더 구비된 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 절연막은 유기물로 형성된 것으로 할 수 있다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 상기와 같은 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치를 제공한다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 기판의 표면을 아르곤 플라즈마 처리 또는 산소 플라즈마 처리하는 단계, 그리고 상기 기판의 상부에 게이트 전극, 소스 전극, 드레인 전극 및 유기 반도체층을 형성하는 단계를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 기판의 표면을 아르곤 플라즈마 처리 또는 산소 플라즈마 처리하는 상기 단계와, 상기 기판의 상부에 게이트 전극, 소스 전극, 드레인 전극 및 유기 반도체층을 형성하는 상기 단계 사이에, 버퍼층을 형성하는 단계를 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 아르곤 플라즈마 처리 또는 산소 플라즈마 처리는 상기 기판의 표면 거칠기의 RMS 값이 10Å 내지 500Å가 되도록 하는 것으로 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 바람직한 제 1 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
상기 도면들을 참조하여 본 실시예를 설명하면, 기판(100)의 상부에 게이트 전극(110)이 구비되어 있고, 상기 게이트 전극(110)과 절연된 소스 전극(120) 및 드레인 전극(130)이 구비되어 있으며, 상기 게이트 전극(110)과 절연되고 상기 소스 전극(120) 및 상기 드레인 전극(130)과 각각 접하는 유기 반도체층(140)이 구비되어 있다. 이때, 상기 기판(100)의 표면 거칠기의 RMS 값은 10Å 내지 500Å이다. 물론, 도 1에 도시된 바와 같이,상기 소스 전극(120), 드레인 전극(130) 및 유기 반도체층(140)과 상기 게이트 전극(110)을 절연시키는 게이트 절연막(150)이 더 구비될 수도 있다.
상기 유기 반도체층은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체, 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체 중 적어도 어느 하나를 구비하는 것으로 할 수 있다. 물론 이 외에도 다양한 재료로 상기 유기 반도체층(140)이 구비될 수도 있음은 물 론이다.
상기와 같은 구조에 있어서, 도 1에 도시된 바와 같이, 상기 유기 반도체층(140)이 상기 기판(100) 상에 구비되는 바, 상기 유기 반도체층(140)을 ?? 코팅(wet coating) 방식으로 형성하는 경우에는 유기 물질인 유기 반도체층(140)과 무기물질인 기판(100) 사이의 접착력이 좋지 않기 때문에, 제조 과정에서 상기 유기 반도체층(140)에 핀 홀(pin hole) 등의 불량이 발생될 수 있고, 또한 후 공정에 있어서 상기 유기 반도체층(140)이 훼손되거나 또는 제조 후에 상기 유기 반도체층(140)의 박리 현상 등이 발생될 수도 있다.
따라서 본 실시예에 따른 유기 박막 트랜지스터에 있어서는, 상기 기판(100)의 표면이 일정한 범위의 거칠기를 가지도록 함으로써 이를 방지한다. 즉, 도 1에 도시된 바와 같이 상기 기판(100)의 상기 유기 반도체층(140)이 구비되는 방향의 표면에 아르곤 플라즈마 또는 산소 플라즈마 처리를 하여, 상기 표면 거칠기의 RMS 값이 10Å 내지 500Å이 되도록 함으로써 이를 방지한다. 즉, 상기 기판(100)의 표면이 상기와 같은 범위의 거칠기를 갖도록 함으로써 상기 기판(100)과 상기 유기 반도체층(140) 사이의 접착력이 향상되는 것이다. 이때, 상기 기판(100)은 글라스재 또는 플라스틱재 등으로 형성될 수 있는 바, 글라스재 기판의 경우에는 아르곤 플라즈마 처리를, 플라스틱재 기판의 경우에는 산소 플라즈마 처리를 함으로써 상기와 같은 범위의 거칠기를 갖도록 할 수 있다. 물론 이 이외의 다른 처리를 하여 상기 기판(100)의 표면을 거칠게 할 수도 있음은 물론이며, 이는 후술할 실시예들에 있어서도 동일하다.
이때 상기 기판(100)의 표면 거칠기의 RMS 값은 10Å 내지 500Å이 되도록 하는 것이 바람직하다. 상기 기판(100)의 표면 거칠기의 RMS 값이 10Å 이하가 될 경우에는 상기 기판(100)과 상기 유기 반도체층(140) 간의 접착력 개선효과가 크지 않기에 표면 처리 효과가 없기 때문이다. 또한, 상기 기판(100)의 표면 거칠기의 RMS 값이 500Å 이상이 될 경우에는 상기 기판(100)의 표면 균일도가 저하됨에 따라 그 상부에 구비되는 유기 박막 트랜지스터의 구조의 왜곡이 심해지게 되고, 이에 따라 상기 유기 박막 트랜지스터의 특성의 균일성을 확보하기 힘들기 때문이다. 따라서, 상기 기판(100)의 표면 거칠기의 RMS 값은 10Å 내지 500Å이 되도록 하는 것이 바람직하다.
도 2는 본 발명의 바람직한 제 2 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
전술한 제 1 실시예에 따른 유기 박막 트랜지스터는 스태거드형(staggered type) 박막 트랜지스터였으나, 본 실시예에 따른 유기 박막 트랜지스터는 인버티드 코플래나형(inverted coplanar type) 박막 트랜지스터이다. 전술한 제 1 실시예에 따른 유기 박막 트랜지스터와 마찬가지로, 본 실시예에 따른 유기 박막 트랜지스터의 경우에도, 기판(200)의 상부에 게이트 전극(210)이 구비되어 있고, 상기 게이트 전극(210)과 절연된 소스 전극(220) 및 드레인 전극(230)이 구비되어 있으며, 상기 게이트 전극(210)과 절연되고 상기 소스 전극(220) 및 상기 드레인 전극(230)과 각각 접하는 유기 반도체층(240)이 구비되어 있다. 이때, 상기 기판(200)의 표면 거칠기의 RMS 값은 10Å 내지 500Å이다. 그리고, 상기 소스 전극(220), 드레인 전극 (230) 및 유기 반도체층(240)과 상기 게이트 전극(210)을 절연시키는 게이트 절연막(250)이 더 구비되어 있다. 상기 유기 반도체층(240)의 재료는 전술한 바와 같이며, 이는 후술할 실시예들에 있어서도 동일하다.
전술한 제 1 실시예에 따른 유기 박막 트랜지스터의 경우에는 기판의 표면의 거칠기의 RMS 값이 10Å 내지 500Å이 되도록 하여, 상기 기판 상에 구비되는 유기 반도체층과 상기 기판 사이의 접착력을 개선한 것이었으나, 본 실시예에 따른 유기 박막 트랜지스터의 경우에는 상기 기판(200)의 거칠기의 RMS 값이 10Å 내지 500Å이 되도록 하여, 상기 기판(200) 상에 구비되는 게이트 절연막(250)과 상기 기판(200) 사이의 접착력을 개선하는 것을 목적으로 한다.
상기 게이트 절연막(250)은 SiO2 또는 Si3N4 등과 같은 무기물로 구비될 수도 있으나, PI, Parylene, PMMA, Epoxy, PS, PE, PP, PTFE, PPS, PC, pET, PVC, BCB, PVP, PAN, PVA Phenolic resin 또는 CYPE 등과 같은 유기물로 구비될 수도 있으며, 이 경우에는, 전술한 바와 같이, 상기 기판(200)과 상기 게이트 절연막(250) 사이의 접착력이 좋지 않다. 따라서 상술한 바와 같이 상기 기판(200)의 상기 게이트 절연막(250)이 구비되는 방향의 면에 아르곤 플라즈마 처리 또는 산소 플라즈마 처리 등을 하여 상기 면의 표면 거칠기의 RMS 값이 10Å 내지 500Å이 되도록 함으로써, 상기 기판(200) 상에 구비되는 게이트 절연막(250)과 상기 기판(200) 사이의 접착력을 개선할 수 있으며, 이를 통해 제조 과정에서 상기 게이트 절연막(250)에 핀 홀(pin hole) 등의 불량이 발생되는 것을 방지하고, 또한 후 공정에 있어서 상 기 게이트 절연막(250)이 훼손되거나 또는 제조 후에 상기 게이트 절연막(250)이 박리되는 것 등을 방지할 수 있다.
도 3은 본 발명의 바람직한 제 3 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
전술한 실시예들에 따른 유기 박막 트랜지스터와 마찬가지로, 본 실시예에 따른 유기 박막 트랜지스터의 경우에도, 기판(300)의 상부에 게이트 전극(310)이 구비되어 있고, 상기 게이트 전극(310)과 절연된 소스 전극(320) 및 드레인 전극(330)이 구비되어 있으며, 상기 게이트 전극(310)과 절연되고 상기 소스 전극(320) 및 상기 드레인 전극(330)과 각각 접하는 유기 반도체층(340)이 구비되어 있다. 이때, 상기 기판(300)의 표면 거칠기의 RMS 값은 10Å 내지 500Å이다. 그리고, 상기 소스 전극(320), 드레인 전극(330) 및 유기 반도체층(340)과 상기 게이트 전극(310)을 절연시키는 게이트 절연막(350)이 더 구비되어 있다.
본 실시예에 따른 유기 박막 트랜지스터가 전술한 실시예들에 따른 유기 박막트랜지스터들과 다른 점은, 상기 기판(300)의 상면에는 버퍼층(360)이 더 구비되고, 상기 게이트 전극(310), 소스 전극(320), 드레인 전극(330) 및 유기 반도체층(340)은 상기 버퍼층(360)의 상부에 구비되어 있다는 것이다. 상기 버퍼층(360)은 상기 유기 반도체층(340)에 불순물 등이 침투하는 것을 방지하는 역할을 하는 것으로서 역시 유기물로 형성될 수 있다. 이 경우, 전술한 바와 같이, 상기 버퍼층(360)과 상기 기판(300) 사이의 접착력이 좋지 않기 때문에, 제조 과정에서 상기 버퍼층(360)에 핀 홀(pin hole) 등의 불량이 발생될 수 있고, 또한 후 공정에 있어 서 상기 버퍼층(360)이 훼손되거나 또는 제조 후에 박리될 수도 있으므로, 상기 기판(300)의 상기 버퍼층(360)이 구비되는 방향의 면을 표면처리함으로써 상기 표면 거칠기의 RMS 값이 10Å 내지 500Å이 되도록 하여 그와 같은 현상이 발생하는 것을 방지할 수 있다.
또한, 상기 기판(300)을 표면처리하여 상기 기판(300)의 표면 거칠기의 RMS 값이 10Å 내지 500Å이 되도록 함에 있어서, 상기 기판(300) 표면의 거칠기로 인하여 그 상부에 구비되는 유기 박막 트랜지스터들의 특성이 균일하지 않게 될 수도 있다. 따라서, 상기 표면 처리된 기판(300) 상에 상기 버퍼층(360)이 구비되도록 함으로써, 상기 기판(300)과 그 상부에 구비되는 유기 박막 트랜지스터와의 접착력을 향상시키면서도 상기 기판(300)의 표면의 거칠기로 인하여 상기 기판(300)의 상부에 구비된 유기 박막 트랜지스터의 특성이 불균일하게 되는 것을 방지할 수 있다.
본 실시예에 따른 유기 박막 트랜지스터는 인버티드 코플래나형 유기 박막 트랜지스터에 대한 것이나, 본 발명은 이에 한정되지 않고 다양한 형태의 유기 박막 트랜지스터에 적용될 수 있음은 물론이다. 예컨대 도 4에 도시된 바와 같이 인버티드 코플래나형 박막 트랜지스터에도 적용될 수 있다.
상기와 같은 구조의 유기 박막 트랜지스터는 여러 분야에 이용될 수 있다. 특히 디스플레이 장치, 그 중에서도 능동 구동형 전계발광 디스플레이 장치에 이용될 수 있으며, 이를 이용하여 플렉서블 디스플레이 장치를 구현할 수도 있다. 상기 전계발광 소자를 간략히 설명하자면 다음과 같다.
본 발명의 바람직한 일 실시예에 따른 전계발광 디스플레이 장치에 구비될 수 있는 유기 전계발광 소자는 기판 상에 구비되는 바, 상기 기판은 투명한 글라스재가 사용될 수 있는 데, 이 외에도, 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있다. 상기 기판의 표면은 전술한 바와 같이 아르곤 플라즈마 처리 또는 산소 플라즈마 처리 등을 통해 상기 기판의 표면 거칠기의 RMS 값이 10Å 내지 500Å가 되도록 되어 있다.
각 화소들은 유기 박막 트랜지스터와 자발광 소자인 전계발광 소자를 갖는다. 이러한 능동 구동형 전계발광 디스플레이 장치를 보다 상세히 설명하면 다음과 같다.
표면 거칠기의 RMS 값이 10Å 내지 500Å인 기판 상에 유기물질로 형성된 버퍼층이 구비되어 있고, 상기 버퍼층 상부에 전술한 구조의 유기 박막 트랜지스터가 구비된다. 상기 유기 박막 트랜지스터의 게이트 전극은 온/오프 신호를 인가하는 게이트 라인과 연결되어 있다. 그리고 상기 유기 박막 트랜지스터에는 적어도 하나의 커패시터가 연결된다. 그리고, 이러한 유기 박막 트랜지스터를 포함하는 회로는 반드시 이에 한정되는 것은 아니며, 다양하게 변형 가능함은 물론이다.
한편, 상기 유기 박막 트랜지스터의 드레인 전극에 전계발광 소자가 연결되는 데, 상기 드레인 전극은 상기 전계발광 소자의 애노드 전극이 되는 제 1 전극에 연결된다. 상기 제 1 전극의 상부로는 화소 정의막이 형성되어 있으며, 이 화소 정의막에 소정의 개구부를 형성한 후, 전계발광 소자를 형성한다.
상기 전계발광 소자는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소 정의 화상 정보를 표시하는 것으로, 상기 유기 박막 트랜지스터의 드레인 전극에 연결되어 이로부터 플러스 전원을 공급받는 제 1 전극과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제 2 전극 및 이들 제 1 전극과 제 2 전극의 사이에 배치되어 발광하는 유기층으로 구성된다.
상기 유기층은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기 제 1 전극은 애노드 전극의 기능을 하고, 상기 제 2 전극은 캐소드 전극의 기능을 한다. 물론, 이들 제 1 전극과 상기 제 2 전극의 극성은 반대로 되어도 무방하다.
상기 제 1 전극은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.
제 2 전극도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 상기 제 2 전극이 캐소드 전극으로 사용되므로, 일함수가 작은 금속, 즉 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물을 유기층의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
상기와 같은 구조의 전계발광 소자는, 대향 부재에 의해 밀봉된다. 대향부재는 상기 기판과 동일하게 글라스 또는 플라스틱재로 구비될 수 있는 데, 이 외에도, 메탈 캡(metal cap) 등으로 형성될 수도 있다.
상기 기판과 상기 대향부재는 밀봉재에 의해 서로 접합된다. 상기 밀봉재는 유기 전계발광부의 외측으로 상기 대향부재의 가장자리에 도포되고, 이렇게 밀봉재가 도포된 상기 대향부재는 상기 기판에 합착된다.
상기와 같은 구조의 전계발광 디스플레이 장치에 있어서, 상기 전계발광 소자 및 이에 전기적으로 연결된 유기 박막 트랜지스터가, 표면 거칠기의 RMS 값이 10Å 내지 500Å인 기판 상에 구비되도록 함으로써, 제조 과정에서 유기막에 핀 홀(pin hole) 등의 불량이 발생되는 것을 방지할 수 있고, 또한 후 공정에 있어서 유기막이 훼손되거나 또는 제조 후에 유기 박막의 박리 현상 등이 발생하는 것을 방지함으로써 전계발광 디스플레이 장치의 장수명화를 도모할 수 있다.
물론 전술한 것과 같은 유기 박막 트랜지스터는 전계발광 디스플레이 장치 외의 액정 디스플레이 장치 등에도 이용될 수 있으며, 전자 종이(electronic sheet), 스마트 카드(smart card), 상품 태그 또는 RFID 용 플라스틱 칩(smart tag, RFID) 등 박막 트랜지스터를 구비하는 모든 장치에 구비될 수 있음은 물론이다.
상기한 바와 같이 이루어진 본 발명의 유기 박막 트랜지스터, 이를 구비한 전계발광 디스플레이 장치 및 상기 유기 박막 트랜지스터의 제조방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 유기막이 구비되는 기판의 표면 거칠기의 RMS 값이 10Å 내지 500Å가 되도록 함으로써, 유기 박막 트랜지스터 특성의 균일성 저하 없이, 제조 과정에서 유기 반도체층에 핀 홀(pin hole) 등의 불량이 발생하는 것을 방지할 수 있다.
둘째, 유기막이 구비되는 기판의 표면 거칠기의 RMS 값이 10Å 내지 500Å가 되도록 함으로써, 후 공정에 있어서 유기 박막이 훼손되거나 또는 제조 후에 유기 박막의 박리 현상 등이 발생하는 것을 방지할 수 있다.
셋째, 유기막이 구비되는 기판의 표면 거칠기의 RMS 값이 10Å 내지 500Å가 되도록 함으로써, 제조 후 유기 박막의 박리 현상 등이 발생하는 것을 방지하여 상기 기판 상에 구비되는 평판 디스플레이 장치의 장수명화를 도모할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (9)

  1. 기판;
    상기 기판의 상부에 구비된 게이트 전극;
    상기 게이트 전극과 절연된 소스 전극 및 드레인 전극;
    상기 게이트 전극과 절연되고, 상기 소스 전극 및 상기 드레인 전극과 각각 접하는 유기 반도체층;을 구비하고,
    상기 기판의 표면 거칠기의 RMS 값은 10Å 내지 500Å이며, 상기와 같은 거칠기를 갖는 상기 기판의 표면은 유기물로 형성된 층과 접하는 것을 특징으로 하는 유기 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 기판의 상면에는 유기물로 형성된 버퍼층이 더 구비되고, 상기 게이트 전극, 소스 전극, 드레인 전극 및 유기 반도체층은 상기 버퍼층의 상부에 구비된 것을 특징으로 하는 유기 박막 트랜지스터.
  3. 삭제
  4. 제 1항에 있어서,
    상기 소스 전극, 드레인 전극 및 유기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막이 더 구비된 것을 특징으로 하는 유기 박막 트랜지스터.
  5. 제 4항에 있어서,
    상기 게이트 절연막은 유기물로 형성된 것을 특징으로 하는 유기 박막 트랜지스터.
  6. 제 1항, 제 2항, 제 4항 및 제 5항 중 어느 한 항의 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치.
  7. 기판의 표면을 아르곤 플라즈마 처리 또는 산소 플라즈마 처리하여, 상기 기판의 표면 거칠기의 RMS 값이 10Å 내지 500Å가 되도록 하는 단계; 및
    상기 기판의 상부에 게이트 전극, 소스 전극, 드레인 전극 및 유기 반도체층을 형성하는 단계;를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
  8. 제 7항에 있어서,
    기판의 표면을 아르곤 플라즈마 처리 또는 산소 플라즈마 처리하는 상기 단계와, 상기 기판의 상부에 게이트 전극, 소스 전극, 드레인 전극 및 유기 반도체층을 형성하는 상기 단계 사이에, 버퍼층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
  9. 삭제
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