JP2004320006A - 有機薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】 ガラスエポキシ樹脂のようにシリコンウエハと比べ形状が不安定で、平坦性に劣る基板上に設けた導体膜をゲート電極として使用しても安定した動作特性が得られる有機薄膜トランジスタを提供する。
【解決手段】 有機半導体膜を用いた有機薄膜トランジスタにおいて、有機薄膜トランジスタが有機基板、ゲート電極、ゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極によって構成されており、ゲート絶縁膜と接するゲート電極の平均表面荒さＲａが０．１ｎｍ以上１５ｎｍ以下である有機薄膜トランジスタ。
【選択図】 なし

Description

本発明は、有機半導体材料を用いた薄膜トランジスタおよびその製造方法に関する。特に、有機樹脂基板上に直接薄膜トランジスタを形成する際に必要となる平坦化工程に関する。

近年、有機半導体材料を用いた薄膜トランジスタ（以下、有機薄膜トランジスタ）の開発競争が加速している。有機材料を用いることでプロセスの低温化が図れ、大面積に低コストでトランジスタを形成できることが期待される。薄型ディスプレイや電子ペーパーの駆動回路、無線認証（ＲＦ−ＩＤ）のタグ、ＩＣカードなどの応用展開が想定されている。技術的なレビューが幾つか存在する。（例えば、非特許文献１参照）
有機薄膜トランジスタの構造例を図３に示す。３０１は基板、３０２は導体膜からなるゲート電極、３０３はゲート絶縁膜、３０４は有機半導体膜、３０５はソース電極、３０６はドレイン電極である。

図３において、基板３０１には例えばガラスエポキシ樹脂を用いることが出来る。この場合、ゲート電極３０２は導体膜をゲート電極形状にパターニング後、研磨による平坦化処理を行っている。さらにその上にゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極を形成し有機薄膜トランジスタを構成している。

この有機薄膜トランジスタを動作させるには、ソース電極を接地し、ドレイン電極にドレイン電圧Ｖｄｄを印加した状態で、ゲート電極にしきい値電圧Ｖｔｈを超える電圧を印加する。この時、ゲート電極からの電界によって有機半導体膜の導電率が変化し、ソース〜ドレイン電極間に電流が流れる。ゲート電圧によってスイッチのようにソース〜ドレイン電極間の電流をオンオフすることが出来る。

これまでに、Ｓｉウエハ以外の材料を基板に用いて有機薄膜トランジスタを形成した例は多数報告されているが、移動度が０．１ｃｍ²／Ｖｓを超える例は少ない。例えば、有機半導体膜としてペンタセンを用いてＳｉウエハ上に形成したトランジスタでは移動度１ｃｍ²／Ｖｓを超える報告があるが、同じペンタセンを用いていてもＰＥＴ上では０．０５ｃｍ²／Ｖｓ程度が最高である。ポリカーボネート上で０．２ｃｍ²／Ｖｓの報告があるが、これはゲート絶縁膜を高誘電率材料としたためであり例外的なデータである（例えば、非特許文献２参照）。同一材料であっても移動度が低下する要因として基板表面粗さが関与していると考えられる。
Ｃ．Ｄ．Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ他「Ｏｒｇａｎｉｃ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ Ｌａｒｇｅ Ａｒｅａ Ｅｌｅｃｔｒｏｎｉｃｓ」Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌ誌、２００２年１４、Ｎｏ．２、Ｐ．９９−１１７ Ｃ．Ｄ．Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ他「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｒｇａｎｉｃ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｐｌａｓｔｉｃ Ｃｏｍｐｒｉｓｉｎｇ Ｈｉｇｈ−Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ Ｇａｔｅ Ｉｎｓｕｌａｔｏｒｓ」Ｓｃｉｅｎｃｅ誌、１９９９年、２８３、Ｐ．８２２

図３に示す構造の有機薄膜トランジスタを作成するには、ゲート電極表面の平坦性が重要である。特に、基板としてシリコンウエハと比べ平坦性が劣るポリエチレンテレフタレートやポリカーボネート等の有機高分子材料やプリント基板として使用される銅箔を付加したガラスエポキシ樹脂を使用する場合には問題である。表面粗さがシリコンウエハと比べ１０〜１０００倍劣るため、ゲート電極上に形成したゲート絶縁膜の被覆性が悪い場所が生じてゲートリークが大きくなり十分な電界効果が得られなくなる。また場所によりゲート絶縁膜の膜厚ムラが生じてトランジスタ特性がばらつく要因となる。さらには表面粗さに起因して移動度が低下する場合もある。

シリコンウエハ以外の基板を用いて有機薄膜トランジスタを形成するためには、ゲート絶縁膜を形成するゲート電極表面の平坦化プロセスが必要になる。平坦化プロセスとしては、シリコンテクノロジーにおいて多層配線を実現するため絶縁膜を平坦化するＣＭＰ（化学機械研磨）が広く知られている。しかしながら、ガラスエポキシ樹脂のようにシリコンウエハと比べて形状が不安定で、平坦性に劣る基板上に、直接トランジスタを形成する手法において、ゲート電極表面上で必要な表面粗さに対する十分な知見が得られていなかった。

従って本発明の第１の課題は、ゲート電極表面を研磨プロセスで平坦化する際に安定なトランジスタ動作を得るうえで必要な平坦化レベルを明確化することである。
本発明の第２の課題は、ガラスエポキシ樹脂のようにシリコンウエハと比べ形状が不安定で、平坦性に劣る基板上に設けた導体膜をゲート電極として使用する技術を提供することである。

上記の課題を解決するための手段について鋭意検討を行った結果、以下の手段が適当であるとの結論に至った。
すなわち、本発明は、有機半導体膜を用いた有機薄膜トランジスタにおいて、有機薄膜トランジスタが有機基板、ゲート電極、ゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極によって構成されており、ゲート絶縁膜と接するゲート電極の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下であることを特徴とする有機薄膜トランジスタである。

また、本発明は、有機基板、ゲート電極、ゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極を有する有機薄膜トランジスタの製造方法であって、平坦化されたゲート電極を表面に有する有機基板を準備する工程と、前記平坦化されたゲート電極上にゲート絶縁膜を形成する工程とを有し、前記平坦化されたゲート電極の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下であることを特徴とする有機薄膜トランジスタの製造方法である。

前記有機基板がガラスエポキシ樹脂、ポリエチレンテレフタレートのいずれか一つからなるのが好ましい。
前記有機基板がポリイミドからなるのが好ましい。

前記平均表面粗さＲａの測定手段が原子間力顕微鏡である。
前記平均表面粗さＲａの測定手段が白色干渉計を用いた表面観察装置である。
前記平坦化されたゲート電極をスパッタリングにより形成するのが好ましい。

前記ゲート電極を平坦化する工程をさらに有するのが好ましい。
前記平坦化する工程は、化学機械研磨、ソフトエッチ、研磨テープ処理のうちの少なくともいずれか一つの処理を行なうのが好ましい。

本発明は、有機半導体膜を用いた有機薄膜トランジスタにおいて、ゲート絶縁層と接するゲート電極面の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下とすることで、ガラスエポキシ樹脂のようにシリコンウエハと比べ形状が不安定で、平坦性に劣る基板上に設けた導体膜をゲート電極として使用することが可能になる。

以下、本発明を詳細に説明する。
本発明の有機薄膜トランジスタは、有機基板、ゲート電極、ゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極によって構成されており、ゲート絶縁膜と接するゲート電極の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下であることを特徴とする。

ガラスエポキシ樹脂のように形状が不安定で、平坦性に劣る基板においてトランジスタ作成に適するゲート電極表面の平坦性について鋭意検討した結果、ゲート電極面の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下とすることが有効であることがわかった。すなわち、研磨前の表面粗さが上記範囲を超えるレベルにあったとしても、研磨後にこの範囲内に収まるように加工を行えば十分なトランジスタ特性が得られること、もしくは上記範囲に収まる平坦化されたゲート電極を有する基板を準備することで十分なトランジスタ特性が得られることが明らかになった。本発明はこの知見を元に発案するにいたったものである。

本発明において、平均表面粗さＲａは、デジタル・インスツルメンツ社のＮａｎｏ Ｓｃｏｐｅ ＩＩＩ オフラインメニューマニュアルＶｅｒ．４．４に記載されているＭｅａｎ Ｒｏｕｇｈｎｅｓｓ（Ｒａ）によって定義する。同書によれば中心面に対する３次元の平均表面粗Ｒａさは以下の式（１）で定義される。

Ｎ：データポイント数
Ｚｉ：各データポイントのＺの値
Ｚｃｐ：中心面のＺの値
中心面とは、この平面と表面形状とによって囲まれる領域がつくる体積が、この面の対向する表裏で等しくなるように配置された平面のことである。
Ｚの値は基板設置面に対する垂直方向の高さの絶対値のことである。

３次元の表面形態に対する粗さ評価の指標は２次元のようにＪＩＳ化されていないが、白色干渉計を利用した表面形状観察装置（ｚｙｇｏ社製品など）やレーザー光を利用した表面観察装置においてもＲａと表記する指標が各社提案されている。同一サンプルの同一表面を異なる測定手段で測定したＲａが常に同じ値を示す状況にはないが、測定手法を変えてもほぼ同等な数値が得られ、指標としての機能を満たしている。またＪＩＳ Ｂ−０６０１で定義される算術平均粗さＲａとの対応も良い。

本発明である有機薄膜トランジスタの構造例を図１に示す。１０１は基板、１０２は導体膜からなるゲート電極、１０３はゲート絶縁膜、１０４は有機半導体膜、１０５はソース電極、１０６はドレイン電極である。

本発明である図１では、図３と比べソース電極とドレイン電極の間に位置するチャネル形成領域においてゲート電極、ゲート絶縁膜、有機半導体膜の表面粗さが大きい様子を強調して示している。ゲート電極の研磨条件を適正化し、必要な平坦化レベルを定義づけすることで安価な基板を利用した有機薄膜トランジスタの作成が可能になる。

本発明の有機薄膜トランジスタの動作手順は図３に示した従来のものと同じである。すなわち、ソース電極を接地し、ドレイン電極にＶｄｄを印加した状態で、ゲート電極にしきい値電圧Ｖｔｈを超える電圧を印加する。この時、ゲート電極からの電界によって有機半導体膜の導電率が変化し、ソース〜ドレイン電極間に電流が流れる。ゲート電圧によってスイッチのようにソース〜ドレイン電極間の電流をオンオフすることが出来る。

研磨前のガラスエポキシ樹脂基板に貼り合わせた銅箔の表面粗さは１μｍ程度であり、これをＣＭＰ（化学機械研磨）で平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下の範囲とすることで十分な特性が得られる。０．１ｎｍ未満のＲａとすることは可能であるが、シリコンウエハを上回る表面粗さを目指すことになるため研磨に要する時間が膨大でコスト的にガラスエポキシ樹脂基板を用いるメリットがなくなる。また、研磨前の導体膜の膜厚を厚くする必要がある。逆にＲａが１５ｎｍを越えるままで有機薄膜トランジスタを作成すると、ゲートリークが多発し信頼性が損なわれる。また、移動度が高くならない。従って、本発明が規定する平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下とすることが、シリコンウエハ以外の基板を用いて有機薄膜トランジスタを作る上で望ましい。さらに、コストメリットを増大する上では１ｎｍ以上１０ｎｍ以下とすることが望ましい。信頼性をさらに高めコストメリットも享受するためには１ｎｍ以上５ｎｍ以下とすることが最も望ましい。

本発明の有機基板としては、ポリエチレンテレフタレート、ポリカーボネート、ポリエチレン、ポリスチレン、ポリイミド、ポリ酢酸ビニル、ポリ塩化ビニル、ポリ塩化ビニリデンなどの高分子材料やプリント回路基板に用いられるガラスエポキシ樹脂基板などから選択することが可能である。基板に要求される項目としては、平坦性、強度、耐熱性、熱膨張係数、コストなどの観点から適宜用途に応じて選択することが可能である。

本発明の有機半導体膜としては、ペンタセン、テトラセン、アントラセンなどのΠ共役電子を持つオリゴマーやポリチオフェン、ポリアセン、ポリアセチレン、ポリアニリン等の有機半導体ポリマーなどから適宜選択することが可能である。

本発明のゲート絶縁膜としてはＳｉＯ₂ ，Ａｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ などの無機酸化物やＳｉ₃ Ｎ₄ などの窒化物を用いることが出来る。ゲート絶縁膜は、オン抵抗を下げ、ドレイン電流を増大するためには高誘電率材料であることが望ましい。また、ポリビニルフェノール（ＰＶＰ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリエチレンなどの絶縁性有機ポリマーを用いることも出来る。

本発明のゲート電極、ソース電極、ドレイン電極としては、金、銀、白金などの貴金属や銅、アルミニウムなど導電率が高い材料を用いることが出来る。また、導電性ポリマーを用いてこれらの電極を形成することも出来る。

本発明の本質は有機薄膜トランジスタを安定動作させるために必要なゲート絶縁膜の有機半導体と接する面の表面粗さを定義することにある。従って、研磨の方法については、各種当該技術者が想定しうる技術のアレンジが可能であることは言うまでもない。また、研磨すべき対象は、ゲート絶縁膜でも、ゲート電極でも、基板でも良い。あくまでも有機半導体膜が接するゲート絶縁膜表面の状態が重要である。しかしながら、ゲート絶縁膜を研磨する場合には、ゲート絶縁膜の厚さが場所によって変化してしまう。このため、電界のかかり方が変わってしまうか絶縁性を損なうことになる。したがって最も好ましい様態は、ゲート電極が研磨対象となる。

以下に実施例を挙げて本発明を具体的に説明する。
図４から８は、本発明の有機薄膜トランジスタの作成方法を示す模式図である。図４において、４０１は基板、４０２は導体膜である。４０１と４０２は、例えばガラスエポキシ基板と銅箔の組み合わせで一体となったものがプリント回路基板として流通しており、今回は基板厚さ０．２ｍｍ、導体膜である銅箔の膜厚３５μｍのものを使用した（メーカー：日立化成、型式：ＦＲ−４）。また、基板に対し両面に導体膜を配した形態のものが多いが、本発明の説明上不要なため省略している。導体膜の膜厚は３５μｍである。

次に、導体膜に対しパターニングを施し所望のゲート形状に加工する。加工手段としてはドライフィルムを利用したリソグラフィ技術によるマスク形成と、導体膜のウエットエッチングによる形状転写を用いることが出来る。図５は配線形状に加工した後の状態を示す。４０２がゲート電極となる導体膜である。ウエットエッチ後に、この導体膜部分をＣＭＰで研磨を行い、本発明を実施する上で必要な表面粗さの調整を行う。

図６は、ゲート電極となる導体膜４０２上にゲート絶縁膜４０３を形成した状態を示す。ゲート絶縁膜４０３の形成にはマグネトロンスパッタを用いた。成膜領域はシャドーマスクで規定する。材料はＡｌ₂ Ｏ₃ である。膜厚は２５０ｎｍである。

図７は、ゲート絶縁膜４０３上に有機半導体膜４０４を形成した状態を示す。有機半導体膜４０４の形成には蒸着を用いた。成膜領域はシャドーマスクで規定する。材料は昇華精製したペンタセンである。膜厚は１５０ｎｍである。

図８は、有機半導体膜４０４と接するようにソース電極４０５とドレイン電極４０６を設けた状態を示す。ソース電極４０５およびドレイン電極４０６の形成には蒸着を用いた。成膜領域はシャドーマスクで規定する。材料はＡｕである。膜厚は１００ｎｍである。

研磨条件を変えてゲート電極表面粗さＲａの異なる基板を作成した。図５の研磨工程まで終了した基板は、カードサイズ（８６ｍｍ×５４ｍｍ）に切り出される。ゲート電極の表面粗さをＳＰＭ（ｓｃａｎｎｉｎｇ ｐｒｏｂｅ ｍｉｃｒｏｓｃｏｐｅ）（デジタル・インスツルメンツ社製、商品名：ＤＩ５０００）で評価した。測定にはデジタル・インスツルメンツ社のＤＩ５０００を使用し、１５μｍ角のエリアについてハイアスペクトタイプのプローブチップＡＲ５（先端曲率半径１０〜１５ｎｍ，プローブ長さ２μｍ）を用いてタッピングモードで５箇所測定した。図２は、本発明の規定する表面粗さの一例で、Ｒａは３．８ｎｍの例である。図２は、ゲート電極表面のＡＦＭ（原子間力顕微鏡：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ、スキャンサイズ１５μｍ）像を示す写真である。この基板をＡＦＭ測定後に図６以降の工程を行ってトランジスタ素子を完成させた。完成後にトランジスタ素子のＤＣ特性を半導体パラメータアナライザ（ＨＰ４１５５Ｂ）で測定した。テストに用いたパターン形状は、同一サイズのトランジスタ素子が切り出した１枚の基板上に１２０ケ並ぶものである。その結果、ゲートリークが少なくＶｔｈのバラツキが小さい良好なトランジスタ特性が得られた。

一方、図９は、本発明の比較例となる表面粗さＲａが１６．７ｎｍのものである。図９は、比較例のゲート電極表面のＡＦＭ（原子間力顕微鏡：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ、スキャンサイズ１５μｍ）像を示す写真である。実施例と同様にＡＦＭ測定後にトランジスタ特性の評価を行った。その結果、ゲートリークが許容範囲を超える素子が多数観測された。

本実施例においてトランジスタの性能評価は以下の基準で行い不良品の発生率を比較した。ゲート長５０μｍ、ゲート幅３ｍｍのサイズをもつトランジスタ素子に対してオンオフ比：ソース電圧、ドレイン電圧がそれぞれ０Ｖ、−２０Ｖの際にゲート電圧が−２０Ｖの時（オン時）と０Ｖの時（オフ時）のドレイン電流を比較して決定するオンオフ比が、５００以上のものを良品、５００未満のものを不良品とする。

ゲートリーク量：ゲート電圧、ソース電圧、ドレイン電圧がそれぞれ０Ｖ，０Ｖ，−２０Ｖの際のゲート電流が１μＡ以下を良品、それ以上を不良品とする。
以上の評価方法で、不良品の発生率を比較した実験結果を表１に示す。表１から、本発明で規定する平均表面粗さＲａを０．１ｎｍ以上１５ｎｍ以下の範囲に収めたサンプルの方が不良品の発生率を抑制できていることがわかった。

基板としてポリエチレンテレフタレート（ＰＥＴ）、ゲート電極として金を用いた以外には実施例１と同じ構成で作成した有機薄膜トランジスタについて、ゲート電極表面の平均表面粗さＲａと不良品の発生率の相関について検討を行った。

使用したＰＥＴは厚さが０．１ｍｍで、サイズがＡ４版のＯＨＰフィルムである。これを実施例１と同様にカードサイズ（８６ｍｍ×５４ｍｍ）に切り出して使用した。
ゲート電極となる金薄膜は、真空蒸着装置を用いてタングステンボートの抵抗加熱でマスク成膜した。金薄膜の基板との密着性を高めるため、下地層としてクロム膜を薄く成膜している。それぞれの膜厚は、０．５μｍ、０．１μｍである。

次にＣＭＰを利用してゲート電極となるクロム・金積層膜を研磨した。研磨条件を調整して表面粗さが異なるサンプルを用意した。以降の工程は実施例１と同様にして薄膜トランジスタ素子を作成し、静特性を半導体パラメータアナライザで測定した。平均表面粗さＲａと有機薄膜トランジスタの不良品発生率の相関を表２に示す。本発明で規定する平均表面粗さＲａを０．１ｎｍ以上１５ｎｍ以下の範囲に収めたサンプルの方が不良品の発生率を抑制できていることがわかった。

実施例１および実施例２で達成している不良品の発生率は多数のトランジスタを形成した集積回路として使用する上で充分なレベルではない。これは不良品の発生原因が前述のゲートリークだけではなく実験上の不備にあるためと考えられる。従って、平均表面粗さＲａが１５ｎｍを越える場合とそれ以下の場合での差は明確な優位差と捉えられる。

有機基板として厚さが２５μｍのポリイミド基板を用い、メッキにより厚さ２５μｍの銅箔を成長させた基板を４枚準備した。
４枚の基板に、それぞれ研磨なし、ソフトエッチ処理、研磨テープ処理、ＣＭＰ処理の４種類の表面処理を施した。

各表面処理の条件は以下のとおりである。
（処理条件）
ソフトエッチ処理：５％硫酸に３０秒浸した後、純水にて２分間流水洗浄した。

テープ処理：研磨テープ（型番：Ｋ８０００番）、研磨時間：６０秒、テープ送り速度：１ｍ／３０秒、ロール圧：２ｋｇｆ／ｃｍ² 。
ＣＭＰ処理：芝浦スラリーＣＨＳ−３０００ＥＭ、シリンダー圧力５ｋｇ、リテーナー及びプラテン回転数８０ｒｐｍ、研磨時間２５分。

上記各処理を行なった各々の基板を１７ｍｍ角に切断し、銅箔表面の平均表面粗さＲａと、その表面に成膜した絶縁膜の絶縁性の相間を測定した。表面粗さの測定には、ｚｙｇｏ社製、ＮｅｗＶｉｅｗ５０３２を用いた。測定には、ｍｉｒａｕ光学系の対物１０倍レンズを用いて、ｓｃａｎ ｌｅｎｇｔｈは５μｍ ｂｉｐｏｌａｒとした。測定エリアサイズは０．７ｍｍ×０．５３ｍｍである。

測定が終了した基板は、純水１分、アセトン１分の超音波洗浄を行った。洗浄後の基板に対し、マグネトロンスパッタ装置を用いてゲート絶縁膜となるＡｌ₂ Ｏ₃ （膜厚３７０ｎｍ）を成膜した。

成膜後の基板に対し、上部電極として金をマスク蒸着した。マスクは、４０μｍ厚のクロムで、２００μｍ角の開口が４００μｍピッチで１００ケ並ぶものである。金の膜厚は１２０ｎｍとした。

上記の加工を経て準備した各サンプルに対し、ヒューレットパッカード社製半導体パラメータアナライザ（ＨＰ４１５５Ｂ）を用いて、銅箔と孤立した２００μｍ角の金パターン間の絶縁特性を測定した。

Ｃｕ−Ａｕ間に０から４０Ｖの電圧を印加したときのリーク電流値を測定し、測定値を電極面積で割った値（電流密度）が４０Ｖに達する前に既定値（１Ｅ−８Ａ／ｃｍ² ）を上回ったものをＮＧであるとし、この個数をカウントした。この個数を全パターン数で除することで、ＮＧ率（％）を算出した。

図１０は、研磨なしでの測定結果を示す。グラフ中の各線は、金パターンと銅箔間の絶縁特性を示すものであり、任意の１０箇所の測定結果を重ねて示してある。この結果、Ｒａは１９７ｎｍ、ＮＧ率１００％で４０Ｖにおける平均電流密度は５．０×１０^-5Ａ／ｃｍ² であった。なお、図１０中の電流密度（Ａ／ｃｍ² ）の１．Ｅ−０４は１．０×１０^-4を示す。

同様に図１１は、ソフトエッチ処理での測定結果を示す。Ｒａは１６３ｎｍ、ＮＧ率は８５％で、４０Ｖにおける平均電流密度は１．９×１０^-5Ａ／ｃｍ² であった。
同様に図１２は、ＣＭＰ研磨での測定結果を示す。Ｒａは２ｎｍ、ＮＧ率は６．８％で４０Ｖにおける平均電流密度は４．０×１０^-7Ａ／ｃｍ² であった。

同様に、図１３は、テープ処理での測定結果を示す。Ｒａは２０ｎｍ、ＮＧ率は１００％で、４０Ｖにおける平均電流密度は９．５×１０^-6Ａ／ｃｍ² であった。
同様に、図１４は、ＣＭＰ研磨での測定結果を示す。Ｒａは２ｎｍ、ＮＧ率は２．２％で、４０Ｖにおける平均電流密度は２．２×１０^-8Ａ／ｃｍ² であった。

上記の結果から、Ｒａが２０ｎｍ以上のサンプルではＮＧ率が８５％以上であるのに対し、Ｒａが２ｎｍであるＣＭＰ品においてはＮＧ率が６．８％未満と低く抑制できることがわかった。

有機基板として厚さが２５μｍの異なる２種類のポリイミド基板を準備した。用いた基板は２種類で、一つはＡ基板（東洋メタライズ社製、商品名：メタロイヤルＦＰＣ）、もう一つはＢ基板（宇部興産社製、商品名：ユピセルＤ）である。それぞれの基板に、スパッタリングにより厚さ０．３μｍの銅箔を成長させた。

上記それぞれの基板を１７ｍｍ角に切断し、表面粗さの測定を行った。表面粗さの測定には、ｚｙｇｏ ＮｅｗＶｉｅｗ５０３２を用いた。測定には、ｍｉｒａｕ光学系の対物１０倍レンズを用いて、ｓｃａｎ ｌｅｎｇｔｈは５μｍ ｂｉｐｏｌａｒとした。測定エリアサイズは０．７ｍｍ×０．５３ｍｍである。

測定が終了した基板は、純水１分、アセトン１分の超音波洗浄を行った。洗浄後の基板に対し、実施例３と同様にゲート絶縁膜となるＡｌ₂ Ｏ₃ を成膜（膜厚３７０μｍ）した。

成膜後の基板に対し、実施例３と同様に金をマスク蒸着した。マスクは、４０μｍ厚のクロムで、２００μｍ角の開口が４００μｍピッチで１００ケ並ぶものである。金の膜厚は１２０ｎｍとした。

上記の加工を経て準備したＡ、Ｂ基板のサンプルに対し、半導体パラメータアナライザ（ＨＰ４１５５Ｂ）を用いて、銅箔と孤立した２００μｍ角の金パターン間の絶縁特性を測定した。

Ｃｕ−Ａｕ間に０から４０Ｖの電圧を印可したときのリーク電流値を測定し、測定値を電極面積で割った値（電流密度）が４０Ｖに達する前に既定値（１Ｅ−８Ａ／ｃｍ² ）を上回った個数をカウントし、実施例３と同様にＮＧ率を算出した。

図１５は、Ａ基板での測定結果を示す。Ｒａは２０ｎｍ、ＮＧ率は８０％で４０Ｖにおける平均電流密度は２．０×１０^-7Ａ／ｃｍ² であった。
図１６は、Ｂ基板での測定結果を示す。Ｒａは１５ｎｍ、ＮＧ率は８％で４０Ｖにおける平均電流密度は１．１×１０^-8Ａ／ｃｍ² であった。

以上の結果から、Ｒａが２０ｎｍ以上のＡ基板ではＮＧ率が８０％以上であるのに対し、Ｒａが１５ｎｍであるＢ基板においてはＮＧ率が８％未満と低く抑制できることがわかった。

（評価）
図１７は実施例３および実施例４の結果をまとめたものである。横軸に平均表面粗さＲａ、縦軸は、ＮＧ率である。この図から平均表面粗さＲａが１５ｎｍを超えると著しくＮＧ率が増加する傾向にあることがわかる。本発明が有効とした平均表面粗さＲａの範囲（０．１ｎｍ≦Ｒａ≦１５ｎｍ）が、研磨なしの基板にも適用可能なことが明らかになった。ゲートリークが低減できることにより、有機薄膜トランジスタを形成した場合の歩留まりが向上した。

（薄膜トランジスタの作成）
前述の平均表面荒さＲａが１５ｎｍであるポリイミドのＢ基板（ユピセルＤ）を用いて薄膜トランジスタを作成した。ゲート絶縁膜として、実施例４と同じ３７０ｎｍ厚のアルミナを用い、有機半導体膜はペンタセンである。ボトム構造のソース、ドレイン電極は膜厚５００ｎｍの金とした。ゲート長５０μｍ，ゲート幅３ｍｍの素子においてドレイン電圧、ゲート電圧が−２０Ｖ，−２０Ｖの条件下で、移動度０．１５ｃｍ² ／Ｖｓと良好な特性を得ることが出来た。

平均表面粗さＲａの値がＡＦＭとＺＹＧＯで変わらないことを確認するため、同一サンプルの同一箇所を２つの方法で測定し比較した。
実験にはガラスエポキシ樹脂、ポリイミド、シリコンウエハの３種類の基板上の銅表面を用いた。

ガラスエポキシ樹脂基板とポリイミド基板は、それぞれ実施例１、実施例３と同一のものであるが、ＣＭＰ研磨条件は実施例１、３と異なり研磨時間１０分としている。シリコンウエハ上の銅はスパッタリングで形成したもので膜厚は０．３μｍである。シリコンウエハに関しては銅厚が薄いこともあり研磨を行っていない。

ＡＦＭ，ＺＹＧＯの測定条件は、それぞれ実施例１、実施例３と同一である。すなわちＡＦＭ測定にはデジタル・インスツルメンツ社のＤＩ５０００を使用し、１５μｍ角のエリアについてハイアスペクトタイプのプローブチップＡＲ５（先端曲率半径１０〜１５ｎｍ，プローブ長さ２μｍ）を用いてタッピングモードで測定した。

またＺＹＧＯによる表面粗さの測定には、ｚｙｇｏ社製、ＮｅｗＶｉｅｗ５０３２を用いた。測定には、ｍｉｒａｕ光学系の対物１０倍レンズを用いて、ｓｃａｎ ｌｅｎｇｔｈは５μｍ ｂｉｐｏｌａｒとした。測定エリアサイズは０．７ｍｍ×０．５３ｍｍである。

測定結果を表３に示す。単位はナノメートルで、いずれも３回測定の平均値である。ＡＦＭとＺＹＧＯの測定値は完全な一致を見ないものの最大で１ｎｍ以下の差であり、粗さの大小関係を把握する上で相互に利用可能であることがわかった。

本発明は図１の構造に基づいて説明がなされているが、この構造のみに適用されるものではない。広く同じ課題に直面するケースに適用可能であることは当該業者には容易に理解出来ることである。また、フィールド絶縁膜や保護膜やコンタクトビアなど本発明と直接関係ない部分について大幅な省略が加えられていることも当該業者には理解出来ることである。

本発明の有機半導体膜を用いた有機薄膜トランジスタは、ゲート絶縁層と接するゲート電極面の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下とすることで、ガラスエポキシ樹脂のようにシリコンウエハと比べ形状が不安定で、平坦性に劣る基板上に設けた導体膜をゲート電極として使用することが可能になるので、薄型ディスプレイ、電子ペーパーの駆動回路、無線認証（ＲＦ−ＩＤ）のタグ、ＩＣカードなどに利用できる。

本発明の有機薄膜トランジスタの構造を示す模式図である。 本発明の有機薄膜トランジスタに使用するゲート電極の薄膜のＡＦＭ像を示す写真である。 有機薄膜トランジスタの構造を示す模式図である。 本発明の有機薄膜トランジスタを作成するプロセスを示す模式図である。 本発明の有機薄膜トランジスタを作成するプロセスを示す模式図である。 本発明の有機薄膜トランジスタを作成するプロセスを示す模式図である。 本発明の有機薄膜トランジスタを作成するプロセスを示す模式図である。 本発明の有機薄膜トランジスタを作成するプロセスを示す模式図である。 比較例のゲート電極の薄膜のＡＦＭ像を示す写真である。 本発明の実施例３の基板（東レ製）、処理なしでの測定結果を表すグラフである。 本発明の実施例３の基板（東レ製）、ソフトエッチ処理の測定結果を表すグラフである。 本発明の実施例３の基板（東レ製）、ＣＭＰの測定結果を表すグラフである。 本発明の実施例３の基板（京セラ製）、テープ処理の測定結果を表すグラフである。 本発明の実施例３の基板（京セラ製）、ＣＭＰの測定結果を表すグラフである。 本発明の実施例４の基板Ａ（東洋メタライズ製）の測定結果を表すグラフである。 本発明の実施例４の基板Ｂ（宇部興産製、ユピセルＤ）の測定結果を表すグラフである。 本発明の実施例３と実施例４の結果を表すグラフである。

符号の説明

１０１ 基板
１０２ 導体膜からなるゲート電極
１０３ ゲート絶縁膜
１０４ 有機半導体膜
１０５ ソース電極
１０６ ドレイン電極
３０１ 基板
３０２ 導体膜からなるゲート電極
３０３ ゲート絶縁膜
３０４ 有機半導体膜
３０５ ソース電極
３０６ ドレイン電極
４０１ 基板
４０２ ゲート電極となる導体膜
４０３ ゲート絶縁膜
４０４ 有機半導体膜
４０５ ソース電極
４０６ ドレイン電極

Claims (13)

1. 有機半導体膜を用いた有機薄膜トランジスタにおいて、有機薄膜トランジスタが有機基板、ゲート電極、ゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極によって構成されており、ゲート絶縁膜と接するゲート電極の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下であることを特徴とする有機薄膜トランジスタ。
2. 前記有機基板がガラスエポキシ樹脂、ポリエチレンテレフタレートのいずれか一つからなる請求項１に記載の有機薄膜トランジスタ。
3. 前記有機基板がポリイミドからなる請求項１に記載の有機薄膜トランジスタ。
4. 前記平均表面粗さＲａの測定手段が原子間力顕微鏡である請求項２もしくは請求項３に記載の有機薄膜トランジスタ。
5. 前記平均表面粗さＲａの測定手段が白色干渉計を用いた表面観察装置である請求項２もしくは請求項３に記載の有機薄膜トランジスタ。
6. 有機基板、ゲート電極、ゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極を有する有機薄膜トランジスタの製造方法であって、平坦化されたゲート電極を表面に有する有機基板を準備する工程と、前記平坦化されたゲート電極上にゲート絶縁膜を形成する工程とを有し、前記平坦化されたゲート電極の平均表面粗さＲａが０．１ｎｍ以上１５ｎｍ以下であることを特徴とする有機薄膜トランジスタの製造方法。
7. 前記有機基板がガラスエポキシ樹脂、ポリエチレンテレフタレートのいずれか一つからなる請求項６に記載の有機薄膜トランジスタの製造方法。
8. 前記有機基板がポリイミドからなる請求項６に記載の有機薄膜トランジスタの製造方法。
9. 前記平坦化されたゲート電極をスパッタリングにより形成する請求項６に記載の有機薄膜トランジスタの製造方法。
10. 前記ゲート電極を平坦化する工程をさらに有する請求項６に記載の有機薄膜トランジスタの製造方法。
11. 前記平坦化する工程は、化学機械研磨、ソフトエッチ、研磨テープ処理のうちの少なくともいずれか一つの処理を行なう請求項１０に記載の有機薄膜トランジスタの製造方法。
12. 前記平均表面粗さＲａの測定手段が原子間力顕微鏡である請求項６から請求項１１に記載のいずれかの有機薄膜トランジスタの製造方法。
13. 前記平均表面粗さＲａの測定手段が白色干渉計を用いた表面観察装置である請求項６から請求項１１に記載のいずれかの有機薄膜トランジスタの製造方法。

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