KR100458702B1 - 반도체장치의제작장치및방법 - Google Patents

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Abstract

접촉 불량에 의한 TFT의 동작불량을 감소시키기 위한 리플로(reflow) 공정을 양호하게 실행하기 위한 장치 및 방법이 제공된다. 이 장치는 분위기가 독립적으로 제어될 수 있고 기밀(氣密)성을 가지는 적어도 제1 및 제2의 반응실을 가지고 있다. 이들 2개의 반응실은 기밀적으로 함께 연결되어 있다. 제1 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막이 스퍼터링에 의해 형성되고, 제2 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막의 적어도 일부에 유동성을 부여하기 위해 가열처리가 실행된다.

Description

반도체장치의 제작장치 및 방법
본 발명은, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 전극 또는 배선 및 TFT의 활성층에 대한 콘택트를 형성하는 기술에 관한 것이다.
최근, 저렴한 유리기판 상에 박막트랜지스터(TFT)를 제작하는 기술이 급속히 발달되고 있는데, 그 이유는 액티브 매트릭스형 액정 표시장치의 수요가 증가하고 있기 때문이다. 액티브 매트릭스형 액정 표시장치는 행렬로 배치된 수 백만 개의 화소를 가지고 있고, 각각의 화소에 TFT가 배치되어 있다. 각 화소의 전극에 출입하는 전하가 TFT의 스위칭 기능에 의해 제어된다.
표시용 화소부와 구동회로부 모두를 동일 기판 상에 형성한 집적회로가 일반화되어 있다. 화소 TFT를 구동하기 위한 회로 TFT가 주변 구동회로에 설치되고, 표시용 화소부는 액정과 화소 TFT로 이루어져 있다.
상기한 바와 같이, 액티브 매트릭스형 액정 표시장치를 위한 집적회로는 수백만 개의 화소 TFT와 수 백 개의 회로 TFT로 이루어져 있다. 따라서, 생산수율이 낮게 되는 것은 피할 수 없다.
예를 들어, 하나의 화소 TFT가 동작하지 않으면, 이 불량 TFT에 접속된 화소 전극이 표시 소자로서의 기능을 하지 못한다. 이것은 소위 점 결함의 원인이 된다. 예를 들어, 노멀리 블랙(normally black)형 액정 표시장치의 경우, 백색이 표시된 때 점 결함이 흑점으로 나타나, 외관을 심하게 해친다.
또한, 회로 TFT가 동작하지 않으면, 이 불량 TFT로부터 구동 전압이 인가되는 모든 화소 TFT가 스위칭 소자의 기능을 하지 못한다. 이것은 소위 선 결함의 원인이 되고, 액정 표시장치에 치명적인 장애가 된다.
따라서, 액티브 매트릭스형 액정 표시장치에서는, 수 백만 개의 TFT가 장시간에 걸쳐 정상적이고 안정적으로 동작하여야 한다. 그러나, 점 결함과 선 결함을 완전히 제거하는 것은 매우 어렵다는 것이 현 상태이다. 그 원인들 중 하나는 콘택트 불량이다.
콘택트 불량이란, 배선 전극과 TFT가 접촉 사이트에서 전기적으로 불량하게 접속된 때 일어나는 동작 불량이다. 특히, 플레이너형 TFT의 경우, 배선 전극이 가느다란 콘택트 홀을 통해 TFT와 전기적으로 접속되기 때문에, 콘택트 불량은 중대한 문제가 된다.
콘택트 불량은 반도체장치 특성의 조기 열화(劣化)의 주된 원인이다. 특히, 대전류가 흐르거나 장치가 고온에서 동작할 때, 그 열화가 촉진된다. 따라서, 콘택트의 신뢰성이 반도체장치의 신뢰성을 결정한다고까지 말하고 있다.
일반적으로, 액티브 매트릭스형 액정 표시장치의 화소 영역의 경우, 소스 전극이 화소 영역 밖으로 직접 인출되어, TFT의 반도체 층과의 접속을 위한 콘택트만이 존재한다.
주변 구동회로의 경우에는, 수 십만 내지 수 백만 개의 콘택트가 존재한다. 특히, 게이트 전극 콘택트가 존재한다는 것과 대전류 동작에 의한 온도 상승이 있다는 것 때문에, 콘택트가 화소 영역보다 높은 신뢰성을 가져야 한다.
콘택트 불량의 원인은 3가지로 대별된다.
첫 번째는, 배선 전극을 형성하는 도전성 막이 TFT의 소스/드레인 영역을 형성하는 반도체 막과 옴 접촉(ohmic contact)하지 않는 것이다. 이것은 접합면에 금속 산화물과 같은 절연성 피막이 형성되는 것에 의해 야기된다. 또한, 반도체막 표면 부근의 상태(도핑 농도, 결함 준위 밀도, 청정도 등)가 콘택트의 성능을 크게 좌우한다.
두 번째는, 배선 전극을 형성하는 도전성 막이 불량한 커버리지를 가져, 금속 배선이 콘택트 홀 내에서 단선(斷線)되는 것이다. 이 경우, 배선 전극을 형성하는 방법 또는 성막 조건에 의해 상기한 상황을 개선하는 것이 필요하다.
세 번째는, 콘택트 홀의 단면 형상에 기인하여 배선 전극이 단선되는 것이다. 콘택트 홀의 단면 형상은 콘택트부에 덮인 절연물(SiN, SiO2 등)의 에칭 조건에 크게 좌우된다.
특히, 오버에칭에 의해 형성되는 홈(도려내어진 홈)이나 블로우홀(blowhole)은 커버리지를 심하게 악화시켜 중대한 문제가 된다. 그 예로서, 게이트 전극에 그러한 홈이 형성되는 모양을 도 14에 의거하여 설명한다.
도 14는 플레이너형 TFT의 게이트 전극과 도전성 배선을 콘택트시키기 위한 콘택트 홀 부분의 확대도이다.
도 14A에서, 게이트 전극(11)이 양극산화 가능한 금속재료로 만들어져 있다. 이 예에서는, 그 금속재료가 알루미늄(Al)을 주성분으로 한다. 간략화를 위해, 이 도면에는, 게이트 전극(11) 아래에 존재하는 게이트 절연막, 반도체 층 등은 생략되었다.
전해용액 내에서 게이트 전극을 양극산화함으로써 양극산화막(12)이 형성된다. 이 양극산화막은 Al2O3를 주성분으로 한다. 이 양극산화막(12)은 매우 치밀하고 단단하며, 가열처리 중의 열로부터 게이트 전극(11)을 보호하여 힐록 및 휘스커의 발생을 억제한다.
그리고, 게이트 전극(11)상에 층간절연막(13)이 형성된다. 층간절연막(13)으로서는, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 규소막이 사용될 수 있다.
그 다음, 층간절연막(13)을 습식 에칭법이나 건식 에칭법에 의해 에칭하여 콘택트 홀(14)을 형성한다. 이 목적을 위해서는, 규화물 막으로 이루어진 층간절연막(13)을 먼저 에칭한 다음, 양극산화막(12)을 에칭하여야 한다.
그러나, 양극산화막(12)이 매우 치밀하고 단단하여, 에칭에 상당한 시간이 걸린다. 따라서, 에칭이 횡방향으로 상당히 진행하여, 도 14B에 도시된 바와 같은 홈 부분(15)을 형성한다.
이 상태에서 배선 전극(16)을 퇴적한 모양을 도 14C에 나타내었다. 이 도면에서 볼 수 있는 바와 같이, 배선 전극(16)이 홈 부분(15)을 완전히 덮을 수 없다. 이것은 금속 배선의 단선을 야기할 수 있다.
양극산화막의 에칭 종료 시의 오버에칭이 길면, 게이트 전극(11)의 에칭이 느리게 진행한다. 이것은 블로울홀을 야기할 수 있다. 이 경우도, 금속 배선이 단선되는 문제가 일어난다.
따라서, 본 발명의 목적은 상기한 문제들을 해결하여 콘택트 불량에 의한 TFT의 동작불량을 감소시키는 공정을 양호하게 행하기 위한 장치 및 방법을 제공하는데 있다.
상기 문제를 해결하기 위해, 본 명세서에 개시된 발명의 제1 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀(氣密)성을 가지는 제1 및 제2 반응실을 포함하는 반도체장치 제작장치로서, 상기 제1 및 제2 반응실이 기밀적으로 서로 연결되어 있고, 상기 제1 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막이 기판 상에 형성되고, 상기 제2 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막의 적어도 일부에 유동성을 부여하는 것을 특징으로 하는 반도체장치 제작장치가 제공된다.
본 발명의 제2 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀성을 가지는 제1 및 제2 반응실을 포함하는 반도체장치 제작장치로서, 상기 제1 및 제2 반응실이 기밀적으로 서로 연결되어 있고, 상기 제1 반응실에서는, 알루미늄에 유동성을 부여하는 원소를 함유하는 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막이 기판 상에 형성되고, 상기 제2 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막의 적어도 일부에 유동성을 부여하는 것을 특징으로 하는 반도체장치 제작장치가 제공된다.
본 발명의 제3 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀성을 가지는 제1, 제2 및 제3 반응실을 포함하는 반도체장치 제작장치로서, 상기 제1, 제2 및 제3 반응실이 기밀적으로 서로 연결되어 있고, 상기 제1 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막이 기판 상에 형성되고, 상기 제2 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막에 유동성을 부여하는 원소를 함유하는 막을 형성하고, 상기 제3 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막의 적어도 일부에 유동성을 부여하는 것을 특징으로 하는 반도체장치 제작장치가 제공된다.
본 발명의 제4 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀성을 가지는 제1, 제2 및 제3 반응실을 포함하는 반도체장치 제작장치로서, 상기 제1, 제2 및 제3 반응실이 기밀적으로 서로 연결되어 있고, 상기 제1 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 제2 막에 유동성을 부여하는 원소를 함유하는 제1 막이 기판 상에 형성되고, 상기 제2 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 제2 막이 상기 제1 막상에 형성되고, 상기 제3 반응실에서는, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 제2 막의 적어도 일부에 유동성을 부여하는 것을 특징으로 하는 반도체장치 제작장치가 제공된다.
본 발명의 제5 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀성을 가지며 기밀적으로 서로 연결되어 있는 제1 및 제2 반응실을 사용하여 반도체장치를 제작하는 방법으로서, 상기 제1 반응실에서 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막을 기판 상에 형성하는 공정과, 상기 제2 반응실에서 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막에 에너지를 공급하여 그 막의 적어도 일부에 유동성을 부여하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명의 제6 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀성을 가지며 기밀적으로 서로 연결되어 있는 제1 및 제2 반응실을 사용하여 반도체장치를 제작하는 방법으로서, 상기 제1 반응실에서 유동성을 부여하는 원소를 함유하고 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막을 형성하는 공정과, 상기 제2 반응실에서 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막에 에너지를 공급하여 그 막의 적어도 일부에 유동성을 부여하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명의 제7 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀성을 가지며 기밀적으로 서로 연결되어 있는 제1, 제2 및 제3 반응실을 사용하여 반도체장치를 제작하는 방법으로서, 상기 제1 반응실에서 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 제2 막에 유동성을 부여하는 원소를 함유하는 제1 막을 형성하는 공정과, 상기 제2 반응실에서 상기 제1 막 상에 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 제2 막을 형성하는 공정과, 상기 제3 반응실에서 상기 제2 막에 에너지를 공급하여 그 제2 막의 적어도 일부에 유동성을 부여하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명의 제8 양태에 따르면, 분위기가 독립적으로 제어될 수 있고 기밀성을 가지며 기밀적으로 서로 연결되어 있는 제1, 제2 및 제3 반응실을 사용하여 반도체장치를 제작하는 방법으로서, 상기 제1 반응실에서 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 제1 막을 기판 상에 형성하는 공정과, 상기 제2 반응실에서 상기 제1 막에 유동성을 부여하는 원소를 함유하는 제2 막을 상기 제1 막상에 형성하는 공정과, 상기 제3 반응실에서 상기 제1 막에 에너지를 공급하여 그 제1 막의 적어도 일부에 유동성을 부여하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명의 제9 양태에 따르면, 층간절연막을 형성하는 공정, 콘택트 홀을 형성하는 공정, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 재료의 막을 반도체장치의 적어도 일부에 전기적으로 접속되도록 형성하는 공정, 및 가열처리에 의해 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 상기 막에 유동성을 부여하도록 리플로(reflow)를 행하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다. 상기 막을 형성하는 공정과 상기 리플로 공정은 대기에의 노출 없이 행해진다.
또한, 상기한 장치와 방법은, 제1, 제2 및 제3 반응실이 독립적으로 분위기가 제어될 수 있는 기판 운반실을 통해 서로 연결되어 있는 것을 특징으로 한다.
이 구성에서, 기판이 제1 반응실로부터 제2 반응실로, 그리고 제2 반응실로부터 제3 반응실로 운반될 때, 기판이 기판 운반실을 통과한다.
본 발명의 일 특징에서는, 상기한 장치와 방법에서 사용되는 각종 막이 스퍼터링법에 의해 형성된다. 스퍼터링법 이외에도, 증착법, 플라즈마 CVD법 및 감압 CVD법 등의 다른 방법이 사용될 수도 있다.
상기한 구성에서, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막에 유동성을 부여하는 원소는 주기율표의 12족∼15족에 속하는 한 종류 또는 다수 종류의 원소인 것이 바람직하다.
특히, 상기한 원소로서, 게르마늄(Ge), 주석(Sn), 갈륨(Ga), 아연(Zn), 납(Pb), 인듐(In) 및 안티몬(Sb)으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소가 사용되면, 큰 효과가 얻어진다. 이들 원소는 450℃ 이하의 낮은 온도에서 알루미늄계 막(알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막)에 유동성을 부여할 수 있다.
상기한 여러 구성에서, 상기 알루미늄계 막에 유동성을 부여하기 위해, 그 막에 에너지가 공급된다. 이것은 히터, 또는 자외광 또는 적외광 등의 강광(强光)을 조사하는 수단에 의해 달성된다.
리플로 공정은 배선 전극을 구성하는 금속 막에 유동성을 부여하기 위한 것이다. 리플로 공정이 450℃ 이하의 온도에서 행해지는 경우, 배선 전극을 구성하는 알루미늄계 막이 용이하게 유동성을 나타내게 되어, 금속 배선에 단선을 발생함이 없이 콘택트 홀 내의 홈 부분이나 블로우홀을 덮을 수 있다.
이하, 본 발명의 실시예를 설명한다.
[실시예 1]
본 실시예에서는, 성막 공정과 리플로(reflow) 공정을 연속적으로 실시하기 위한 멀티체임버(multi-chamber)형 스퍼터링 장치를 설명한다. 도 1은 본 발명의 바람직한 실시예에 따른 멀티체임버형 스퍼터링 장치를 개략적으로 나타내고, 도 2는 도 1의 A-A'선을 따라 취한 단면도이다.
이 멀티체임버형 스퍼터링 장치는 운반실(101), 반입실(102), 반출실(103), 스퍼터링실(104∼107), 가열실(108) 및 서냉실(109)을 포함하고, 이들 반입실(102), 반출실(103), 스퍼터링실(104∼107), 가열실(108) 및 서냉실(109)은 각각 게이트 밸브(110∼117)를 통해 운반실(101)의 주변에 연결되어 있다.
운반실(101)은 각각의 기판(100)을 운반하기 위한 운반수단(118)을 구비하고 있고, 이 운반수단에 의해 기판(100)이 운반실(101)을 통해 상기 실들 각각으로 운반된다.
반입실(102)은 처리될 기판을 외부로부터 스퍼터링 장치 내로 반입하도록 설계되어 있다. 기판은 카세트 내에 수용된 상태로 반입실(102) 내로 이송된다. 또한, 반입실(102)은 처리될 기판의 표면에 흡수된 H2O 및 N2와 같은 불순물 가스를 제거하도록 설계되어 있다. 따라서, 반입실(102)에는, Ar 가스, Xe 가스 등을 사용하는 플라즈마 세정수단이 설치되어 있다. 이 반입실에는 또한, 기판을 카세트로부터 플라즈마 세정수단으로 이송하는 수단도 설치되어 있다.
반출실(103)은 처리된 기판을 스퍼터링 장치 밖으로 이송하도록 설계되어 있고, 또한, 성막 공정 및 리플로 공정을 거친 기판이 질소로 세정될 수 있도록 질소세정수단을 구비하고 있다. 기판이 질소로 세정된 후, 기판들이 반출실(103) 내에 설치된 카세트 내에 연속적으로 수용되고, 그 카세트와 함께 장치 밖으로 이송된다.
도 2에 도시된 바와 같이, 운반실(101), 스퍼터링실(104) 및 가열실(108)은 가스 도입관(121, 122, 123)과 진공 펌프(124, 125, 126)를 각각 구비하고 있다. 이들 각 실 내의 분위기 및 압력은 게이트 밸브(112, 116)를 닫음으로써 다른 실들과 독립적으로 제어될 수 있다. 마찬가지로, 반입실(102), 반출실(103), 스퍼터링실(105∼107) 및 서냉실(109)에도 가스 도입관과 진공 펌프가 설치되어 있고, 이들 각 실 내의 분위기 및 압력은 다른 실들과 독립적으로 제어될 수 있다.
도 2에 도시된 바와 같이, 기판(200)이 장착될 스테이지(201)가 스퍼터링실(104)의 내부에 설치되어 있고, 그 스테이지(201)는 기판(200)의 온도를 소망의 값으로 제어할 수 있도록 히터를 구비하고 있다.
스테이지(201)에 대향하여 홀더(203)에 타겟(202)이 보유되어 있다. 스퍼터링을 행하기 위해 직류 또는 교류 전계가 전원(204)에 의해 스테이지(201)와 홀더(203) 사이에 인가된다.
스퍼터링실(104)은 진공 펌프(125)에 의해 10-9 토르(torr)의 진공도로 배기될 수 있다. 그리하여, 형성될 금속막에 질소, 산소 및 탄소와 같은 불순물이 들어가는 것을 방지하도록 스퍼터링실(104)이 초고(超高)진공도로 배기된다.
10-9 정도의 초고진공은 진공 펌프(125)와 같은 터보분자 펌프, 복합 분자 펌프 또는 크라이오펌프(cryopump)를 사용하여 달성된다. 이들 펌프는 단독으로 또는 조합하여 사용될 수 있다.
도 1에 도시된 다른 스퍼터링실(105∼107)은 스퍼터링실(104)과 구조가 유사하다. 타겟(202)을 적절히 선택함으로써 기판(200)의 표면에 소망의 막이 형성될 수 있다.
가열실(108)은 리플로 공정을 실행하도록 설계되어 있고, 다수의 기판을 동시에 가열할 수 있다.
도 2에 도시된 바와 같이, 다수의 기판(210)이 배치될 수 있는 기판 홀더(211)가 가열실(108)내에 장착되어 있다. 그 기판 홀더(211)는 승강기(212)에 의해 상하로 승강할 수 있다.
기판(210)들이 운반수단(118)에 의해 운반실(101)로부터 가열실(108)로 이송되고, 기판 홀더(211)상에 배치된다. 그 기판들은 기판의 운반과 보조를 맞추어 승강기(212)에 의해 기판 홀더(211) 위 또는 아래로 이동된다. 그래서, 기판(210)들이 기판 홀더(211)내에 연속적으로 배치된다.
그리고, 기판(210)을 소망의 온도로 가열하기 위해 기판 홀더(211) 둘레에 히터(213)가 장착되어 있다.
도 1에 도시된 서냉실(109)은 가열실(108)과 구조가 유사하다. 이 서냉실은 히터에 의해 기판 온도를 제어하면서 서서히 낮추도록 설계되어 있다.
이러한 구조의 스퍼터링 장치는 동일 분위기에서 각종 처리공정을 연속적으로 행할 수 있다. 이들 처리공정으로서는, 예를 들어, Ti(티탄)로 만들어진 하지막을 형성하는 공정과, 금속 막(배선 전극을 형성하기 위한 알루미늄계 금속 막과 같은)을 형성하는 공정, 금속 막의 재료에 유동성을 부여하는 원소를 주성분으로 하는 막을 형성하는 공정, 가열을 이용하는 리플로 공정, 후속의 냉각 또는 서냉공정, 및 옴 접촉을 개선하는 막(Ti로 만들어지는 것과 같은)을 형성하는 공정이 있다. 이들 처리공정은 소망의 정도로 실행될 수 있다.
즉, 이들 공정은 대기에의 노출 없이 행해질 수 있다. 그 결과, 리플로 공정 전에 적층 막의 상면이 산화하거나 오염되지 않기 때문에, 리플로 공정이 양호하게 행해질 수 있다.
더 구체적으로는, 리플로 공정을 위해 가열이 행해지는 경우, 적층 막의 상면으로부터 유동성이 종종 상승할 수 있다. 이 경우, 적층 막의 상면이 다른 분위기, 특히 산화 분위기에 노출되거나 불순물로 오염되면, 양호한 리플로 공정이 실행될 수 없다.
적층 막의 상면이 쉽게 산화하는 알루미늄을 주성분으로 하는 경우에는, 리플로 공정 전에 적층 막이 대기에 노출되지 않게 하는 것이 특히 중요하다.
물론, 적층 막을 형성하는 각종 막이 산화 및 오염되지 않는 것이, 양호한 리플로우 공정을 행하고 도전성 배선들을 연결하는데 매우 유용하다.
특히, 알루미늄을 주성분으로 하는 막과, 450℃ 이하로 가열하는 동안 그 알루미늄계 막에 유동성을 부여하는 원소를 주성분으로 하는 막과의 계면이, 이들 2개의 막 중 어떤 막이 상면이 되는 경우라도 대기에 노출되는 것이 방지되어야 한다. 그렇지 않으면, 알루미늄계 막 내로의 유동성 부여 원소의 확산이 저해되어, 리플로 공정을 행하는 것이 불가능하게 된다.
히터(213)를 사용하는 대신에, 가열실(108)에, 적외광, 자외광, 또는 다른 강광을 방출하는 램프 등을 설치하여, RTA(급속 열 어닐)법에 의해 리플로 공정을 실행할 수도 있다.
[실시예 2]
본 실시예에서는, 실시예 1에서 설명된 멀티체임버형 스퍼터링 장치를 사용하여 박막트랜지스터(TFT)의 배선 전극을 형성하는데 있어서 리플로 공정이 실행된다. 본 실시예의 TFT 제작공정이 도 3A∼도 3D와 도 4A∼도 4C에 도시되어 있다.
먼저, 도 3A에 도시된 바와 같이, 절연 표면을 가진 유리기판(301)을 준비하고, 하지막(下地膜)으로 기능하는 산화질화규소(SiOxNy)막(302)을 2000 Å의 두께로 성막한다. 이 막은 산화규소막 또는 질화규소막일 수도 있다.
그 하지막 상에 두께 500 ,Å의 비정질 규소막(도시되지 않음)을 플라즈마 CVD법 또는 LPCVD법에 의해 성막하고, 적절한 결정화 방법에 의해 결정화한다. 이 결정화는 가열 또는 레이저광 조사에 의해 행해질 수 있다. 결정화 중에, 결정화를 촉진시키는 원소가 첨가될 수도 있다.
그 다음, 비정질 규소막을 결정화하여 얻어진 결정성 규소막을 패터닝하여, 활성층을 형성하는 섬 형상의 반도체 층(303)을 형성한다.
후에 게이트 절연막으로 기능하는 산화규소막(304)을 플라즈마 CVD법 또는 LPCVD법에 의해 1500 Å의 두께로 형성한 다음, 그 위에, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 금속 막(305)을 4000 Å의 두께로 형성한다. 이 금속 막(알루미늄 막)(305)은 나중에 게이트 전극을 형성한다.
그 후, 알루미늄 막(305)을 양극으로 하여 전해용액 내에서 양극산화를 행한다. 그 전해용액은 3% 주석산의 에틸렌 글리콜 용액을 암모니아수로 중화하고 pH 6.92로 조정하여 얻어진다. 백금 음극을 사용하고 5 mA의 전류를 인가하여 전해용액을 처리한다. 전압은 10 V까지 증가된다.
그리하여, 알루미늄 막(305)상에 치밀한 양극산화막(도시되지 않음)이 형성된다. 이 양극산화막은 포토레지스트에 대한 밀착성을 향상시키도록 작용한다. 이 양극산화막의 두께는 전압 인가 시간을 제어함으로써 제어될 수 있다.(도 3A)
이렇게 하여 도 3A의 상태를 얻은 후, 알루미늄 막(305)을 패터닝하여, 후에 게이트 전극과 양극산화막을 형성할 알루미늄 패턴을 형성한다.
그 다음, 두 번째 양극산화 공정을 행하여, 다공질 양극산화막(306)을 형성한다. 전해용액으로서는, 3% 옥살산 수용액이 사용된다. 백금 음극을 사용하여 2∼3 mA의 전류로 전해용액을 처리한다. 전압은 8 V까지 증가된다.
이때, 양극산화가 기판에 평행하게 진행하여, 알루미늄 패턴의 측면에 다공질 양극산화막(306)이 형성된다. 이 다공질 양극산화막(306)의 길이는 전압 인가시간을 제어함으로써 제어될 수 있다. 본 실시예에서는, 그 길이를 0.7 ㎛로 하였다.
전용(專用) 박리 용액으로 포토레지스트를 박리한 후, 세 번째 양극산화를 행하여, 도 3B에 도시된 상태를 얻는다. 양극산화되지 않고 세 번째 양극산화 공정 후에 남는 알루미늄 패턴이 게이트 전극(308)으로 된다.
세 번째 양극산화 공정 중에는, 그 전해용액이, 3% 주석산의 에틸렌 글리콜 용액을 암모니아수로 중화하고 pH 6.92로 조정하여 얻어진다. 백금 음극을 사용하여 5∼6 mA의 전류로 전해용액을 처리한다. 전압은 100 V까지 증가된다.
얻어진 양극산화막(307)은 매우 치밀하고 단단하다. 따라서, 이 양극산화막이 이온 주입 공정과 같은 후의 공정에서의 손상과 가열처리 중의 열로부터 게이트 전극(308)을 보호한다.
그 다음, 이온 주입 공정에 의해 섬 형상의 반도체 층(303)에 도펀트를 주입한다. 예를 들어, N채널형 TFT가 제조되는 경우, 도펀트로서 인(P)이 사용될 수 있다.
먼저, 도 3B의 조건 하에, 첫 번째 이온 주입 공정을 행한다. 인(P)이 가속 전압을 60∼90 kV로 하여 0.2∼5 ×1015 원자/㎠의 도즈량으로 주입된다. 본 실시예에서는, 가속 전압을 80 kV로 하고, 도즈량을 1 ×1015 원자/㎠으로 하였다.
이때, 게이트 전극(308)과 다공질 양극산화막(306)을 마스크로 하여, 소스/드레인 영역(309, 310)이 자기정합적으로 형성된다.
그 다음, 도 3C에 도시된 바와 같이, 다공질 양극산화막(306)을 제거하고, 두 번째 이온 주입 공정을 행한다. 인(P)의 두 번째 주입은 가속 전압을 60∼90 kV로 하여 0.1∼5 ×1014 원자/㎠의 도즈량으로 행해진다. 본 실시예에서는, 가속 전압을 80 kV로 하고, 도즈량을 1 ×1014 원자/㎠으로 하였다.
이때, 게이트 전극(308)과 다공질 양극산화막(307)이 마스크로 기능한다. 소스 영역(309) 및 드레인 영역(310)보다 낮은 농도로 도핑된 영역(311, 312)이 자기정합적으로 형성된다.
이와 동시에, TFT의 채널로서 기능하는 영역(313)이 자기정합적으로 형성되는데, 이는 게이트 전극(308) 바로 아래에는 도펀트가 전혀 주입되지 않기 때문이다. 또한, 게이트 전압이 인가되지 않는 오프셋 영역이 양극산화막(307)의 두께에 대응하여 형성된다.
일반적으로, 드레인 영역(310)측의 저농도로 도핑된 영역(312)이 LDD(저농도로 도핑된 드레인) 영역으로 불리고, 채널 형성 영역(313)과 드레인 영역(310) 사이에 높은 전계가 발생하는 것을 억제하도록 기능한다.
그 다음, 그 구조물에 KrF 액시머 레이저광을 조사하여 열 어닐한다. 그 레이저광의 에너지 밀도는 250∼300 mJ/㎠이다. 열 어닐은 300∼450℃로 수 시간 실행된다. 본 실시예에서는, 레이저광의 에너지 밀도를 300 mJ/㎠으로 하고, 열 어닐을 400℃로 1시간 행하였다.
이 처리 공정은 이온 주입 공정에 의한 섬 형상의 반도체 층(303)의 결정성의 손상을 치유할 수 있다. 350℃로 1시간 행해지는 수소 패시베이션 공정을 추가함으로써 결정성이 더욱 개선될 수도 있다.
그 다음, 도 3D에 도시된 바와 같이, 플라즈마 CVD법에 의해 산화질화규소로 제1 층간절연막(314)을 형성한다. 이 층간절연막은 산화규소막 또는 질화규소막으로 만들어질 수도 있고, 또한, 다층 구조를 가질 수도 있다.
그 다음, 도 4A에 도시된 바와 같이, 콘택트 홀(321, 322)을 형성하여 소스 전극, 게이트 배선 및 TFT의 전기적 접속을 행한다. 본 실시예에서는, 이들 콘택트 홀(321, 322)을 버퍼 HF을 사용하여 습식 에칭에 의해 형성하였다.
이때, 소스측 콘택트 홀(321)과 게이트측 콘택트 홀(322)이 동시에 형성된다. 이것은 패터닝 공정의 수를 감소시켜, 처리 공정의 간략화에 바람직하다.
먼저, 소스측 콘택트 홀(321)에서는, 제1 층간절연막(314)과 게이트 절연막(304)을 이 순서대로 에칭하여, 섬 형상의 반도체 층(303)의 소스 영역(309)을 노출시킨다. 게이트측 콘택트 홀(322)에서는, 양극산화막(307)의 에칭률이 작아, 에칭이 여전히 진행 중에 있다.
양극산화막(307)을 HF계 에천트로 에칭하는 경우에는, 에칭이 불균일하게 진행한다. 따라서, 게이트 전극(308)은 에천트가 침투한 위치로부터 동시에 에칭된다.
따라서, 양극산화막(307)의 에칭이 완료된 때, 소스 영역이 오버에칭된다. 게이트부에서는, 게이트 전극(308)이 에칭되어, 도 4A에 도시된 바와 같은 홈 부분을 가진 콘택트 홀(322)이 형성된다.
그러한 홈 부분을 가진 콘택트 홀(321, 322)내에 도전성 배선을 형성하는 처리 공정을 아래에 설명한다.
콘택트 홀(321, 322)이 형성된 후, 도 1 및 도 2에 도시된 멀티체임버형 스퍼터링 장치를 사용하여, 성막 공정과 리플로 공정을 연속적으로 행한다.
도 1에 도시된 장치에서, 스퍼터링실(104∼107)들내에 배치되는 타겟들은 다음의 조성을 가진다. 즉, 스퍼터링실(104)내의 타겟은 티탄(Ti)으로 만들어지고, 스퍼터링실(105)내의 타겟은 2% 구리를 함유한 알루미늄(Al)으로 만들어지고, 스퍼터링실(106)내의 타겟은 주석(Sn)으로 만들어지며, 스퍼터링실(107)내의 타겟은 티탄(Ti)으로 만들어진다.
도 4A에 도시된 상태까지의 공정을 거친 다수의 기판이 카세트 내에 수용된다. 이 카세트는 도 1에 도시된 장치의 반입실(102)로 이송된다. 그 반입실(102)에서, 기판들이 카세트로부터 연속적으로 꺼내지고, 처리될 기판의 표면에 흡수된 H2O 및 N2와 같은 불순물 가스를 제거하기 위해 아르곤 가스로 플라즈마 세정된다.
플라즈마 세정 종료 후, 기판(100)들이 운반수단(118)에 의해 반입실(102)로부터 운반실(101)을 거쳐 스퍼터링실(104)로 이송되고, 그 스퍼터링실(104) 내측의 스테이지(201)상에 배치된다. 하지막으로 기능하는 티탄 막(401)이 스퍼터링실(104)에서 성막된다.
그 스퍼터링실(104)에서, 기판들이 스테이지(201)상에 배치된 후, 게이트 밸브(112)가 폐쇄되고, 진공 펌프(125)에 의해 내부가 10-9 토르 정도로 배기된다. 이것에 의해, 가스 불순물의 분압이 낮추어져, 형성된 금속 막의 불순물 농도가 감소될 수 있다.
진공도가 10-9 토르 정도에 도달한 때, 분위기 가스가 가스 도입관(122)을 통해 도입되고, 직류 전력이 전원(204)으로부터 스테이지(201)와 홀더(203)에 공급되어, 스퍼터링에 의해 막을 형성한다. 타겟(202)은 티탄으로 만들어진다.
성막 조건은 이하와 같이 하였다.
타겟: 티탄(TI)
분위기 : 아르곤(Ar)
압력: 0.4 Pa
전력: DC 3000 W
온도: 실온
그 결과, 하지막으로서 티탄 막(401)이 약 500 Å 의 두께로 성막된다. 티탄이 우수한 스텝 커버리지를 나타내기 때문에, 그 티탄 막이 홈 부분과 블로우홀을 어느 정도 덮을 수 있다.
이 티탄 막(401)은 소스 영역(309)에서 후에 도전성 배선이 되는 알루미늄이 반도체 층의 성분인 규소와 반응하여 규화물을 형성하는 것을 방지한다.
따라서, 먼저, 티탄 막(401)으로 양호한 옴 접촉이 만들어진다. 그 다음, 배선 전극이 되는 알루미늄을 주성분으로 한 막을 형성한 후, 리플로 공정을 행한다. 그 결과, 더욱 신뢰성 있는 콘택트가 실현될 수 있다.
얇은 하지막인 티탄 막(401)은 후에 형성되는 알루미늄 막의 표면의 습윤성을 향상시킨다. 따라서, 알루미늄 막 형성 단계에서, 매우 작은 직경을 갖는 콘택트 홀의 입구가 알루미늄 막에 의해 막힌 때라도, 알루미늄이 리플로되어 콘택트 홀을 채운다. 그 하지막의 재료는 폴리실리콘 또는 티탄인 것이 바람직하다.
그 다음, 기판들이 운반수단(118)에 의해 스퍼터링실(105)로 이송되고, 그 스퍼터링실(105)에서, 2% 구리를 함유한 알루미늄(Al)을 타겟으로 하여 스퍼터링이 행해진다. 구리 대신에, 규소(Si) 또는 스칸듐(Sc)이 알루미늄에 첨가될 수도 있다.
그리하여, 알루미늄계 막(알루미늄을 주성분으로 하는 막)(402)이 2000∼6000 Å의 두께로 형성된다. 본 실시예에서는, 그 두께를 4000 Å으로 하였다. 이러한 조건 하에서는, 홈 부분과 블로우홀을 완전히 덮는 것이 불가능하다. 따라서, 콘택트 홀 내에서 금속 배선이 절단될 가능성이 높다.(도 4B)
성막 조건은 이하와 같이 하였다.
타겟: 알루미늄(Al)(2% 구리를 함유)
분위기 : 아르곤(Ar)
압력: 0.4 Pa
전력: DC 4A
온도: 실온
또한, 스퍼터링에 의한 성막 전에 스퍼터링실(105)이 10-9 토르 정도로 배기된다.
그 다음, 스퍼터링실(106)에서, 후의 리플로 공정에서 알루미늄 막에 유동성을 부여하는 원소를 주성분으로 하는 막이 알루미늄을 주성분으로 하는 막(알루미늄계 막)(402)상에 형성된다. 이 원소는 주기율표의 12족∼15족에서 선택된 한 종류 또는 다수 종류의 원소이다. 특히, 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬이 바람직하다. 본 실시예에서는 주석이 사용되었다.
즉, 기판들이 운반수단(118)에 의해 스퍼터링실(106)로 이송되고, 그 스퍼터링실(106)내에서 스퍼터링이 실행되어, 주석 막(403)이 200∼100 Å의 두께로 형성된다. 본 실시예에서는 그 두께를 50 Å으로 하였다. 또한, 스퍼터링에 의한 성막 전에 스퍼터링실(106)이 10-9 토르 정도로 배기된다.(도 4B)
성막 조건은 이하와 같이 하였다.
타겟: 주석(Sn)
분위기: 아르곤(Ar)
압력: 0.4 Pa
전력: DC 0.3A
온도: 실온
알루미늄을 주성분으로 하는 막(알루미늄계 막)(402)을 형성하는 공정과 주석 막(403)을 형성하는 공정이 대기에의 노출 없이 연속적으로 실행된다. 이것은 본 발명에 아주 중요하다. 알루미늄계 막(402)이 형성되기 전에 대기에 노출되고 주석 막(403)이 그 알루미늄계 막 상에 형성되면, 주석이 알루미늄 막내로 잘 확산하지 않는다. 따라서, 다음의 이유로,리플로 공정이 일어나지 않는다. 즉, 알루미늄 막 표면이 대기에 노출되면, 자연 산화막이 형성되거나 또는 불순물 오염이 일어나, 주석 막(403)의 확산을 방해한다.
주석 이외의, 알루미늄에 유동성을 부여하는 원소를 주성분으로 하는 막이 사용되는 경우에도 동일한 상황이 일어난다.
그 후, 리플로 공정이 실행된다. 즉, 주석 막(403)이 형성된 기판이 운반수단(118)에 의해 스퍼터링실(106)로부터 꺼내어져 가열실(108)로 이송된다.
이 리플로 공정이 게이트 전극(308)의 내열성을 고려하여 375∼450℃의 온도범위에서 실행되는 것이 필요하다. 본 실시예에서는, 게이트 전극(308)이 양극산화막(307)에 의해 보호되어 있고, 통상보다 높은 내열성을 가진다.
본 실시예에서는, 가열처리가 대기압에서 450℃로 1시간 가열실(108)내에서 실행되었다. 처리 분위기는 진공 또는 질소, 아르곤 등의 비활성 분위기인 것이 바람직하다. 본 실시예에서는 질소 분위기가 사용되었다.
이 가열처리에 의해, 알루미늄계 막(402)과 주석 막(403)과의 계면에서 반응이 일어난다. 주석이 알루미늄막내로 확산하여, 알루미늄, 구리 및 주석을 성분으로 하는 합금 층을 생성한다.
주석이 알루미늄계 막의 상층 부근에 결합되어, 그 막이 450℃ 이하의 온도에서 유동성을 나타낸다. 따라서, 리플로 공정이 진행된다.
이 리플로 공정이 알루미늄계 막(402)의 상층 부근에 유동성을 부여하여, 배선의 절단 없이 홈 부분 및 블로우홀 또는 틈새를 덮는다. 따라서, 알루미늄계 막(402)의 단선부분이 모두 단락(短絡)된다. 이것에 의해, 소스 영역(309) 및 게이트 전극(308)과의 전기적 접속이 확실하게 된다.
주석 막(403)을 형성하는 공정과 가열에 의한 리플로 공정이 대기에의 노출없이 연속적으로 실행된다. 이것은 본 발명에 매우 중요하다.
리플로 공정이 행해지는 표면의 상태가, 양호한 리플로 공정에 극히 중요한 것으로 밝혀졌다.
본 실시예에서, 상부의 주석 막(403)의 표면이 대기에 노출되면, 알루미늄계 막(402)의 유동성이 저하하거나 불균일 하게 되어, 충분한 리플로 공정이 일어나지 않게 된다. 그 결과, 콘택트 불량이 생길 수 있다.
리플로 공정의 완료 후, 기판들이 운반수단(118)에 의해 가열실(108)로부터 꺼내어져 서냉실(109)로 이송되고, 그 곳에서 기판이 소망의 온도까지 서냉된다. 그 다음, 기판들이 운반수단(118)에 의해 스퍼터링실(107)로 이송되고, 그 스퍼터링실(107)내에서 티탄을 타겟으로 하여 스퍼터링이 실행된다. 이때, 티탄 막(404)이 상기한 하지막으로서의 티탄 막(401)과 동일한 조건으로 약 500 Å의 두께로 형성된다. 이 티탄 막(404)은, 상층에 형성된 도전성 배선과의 전기적 접속이 이루어지는 경우에 양호한 옴 접촉을 실현하는데 효과적이다.
그 다음, 스퍼터링실(107)에서 꺼내어진 기판들은 운반수단(118)에 의해 반출실(103)로 이송되고, 그곳에서 질소로 세정된다. 이어서, 그 기판들이 카세트에 수용된다. 질소 세정은 기판들을 세정하고 기판 온도를 낮추도록 작용한다. 낮추어진 기판 온도는 기판들이 대기에 노출될 때 기판들의 표면에 산화막이 형성되는 것을 억제한다.
모든 기판이 성막 공정과 리플로 공정을 거친 후, 카세트에 수용된 채로 반출실(103)에서 꺼내어진다.
이렇게 하여, 실시예 1의 스퍼터링 장치는 다수의 기판들에 대하여 성막 공정과 리플로 공정을 연속적으로 실행한다. 이들 공정 중에는, 기판들이 대기에 전혀 노출되지 않아서, 각종 막의 산화 또는 오염이 방지된다. 따라서, 성막 공정과 리플로 공정이 양호한 전기적 접촉을 보장한다.
이들 처리 공정을 거친 후, 도 4C에 도시한 바와 같이, 적층 막(401∼404)을 패터닝하여 소스 전극(416)과 게이트 전극(417)을 형성한 다음, 제2 층간절연막(418)을 형성한다. 제2 층간절연막(418)의 형성 전에, 소스 전극(416)과 게이트 전극(417)이, 수지재료를 밀착성 좋게 형성할 수 있게 하는 완충막으로서 기능하는 산화규소막 또는 산화질화규소막(도시되지 않음)으로 도포된다.
그 수지재료는 그 완충막 상에 제2 층간절연막(418)으로서 퇴적된다. 그 수지재료로서는, 산화규소와 질화규소의 것보다 낮은 비(比)유전률을 가지는 수지재료가 사용될 수 있다. 따라서, 투명 전극(후에 형성됨)과 TFT 사이에 생성되는 용량의 영향이 감소될 수 있다.
마지막으로, ITO로 투명 전극(419)을 형성하여, 도 4C에 도시한 바와 같이 TFT를 완성한다. 제2 층간절연막(418)의 수지재료는 반도체 장치에 양호한 평탄성을 제공할 수 있다. 이것은 투명 전극에 균일한 전압을 가할 수 있게 한다.
이렇게 하여 제작된 TFT는 콘택트 홀의 형상에 무관하게 양호한 콘택트를 나타낸다. 이것은 TFT의 동작 불량을 야기하는 도전성 배선 또는 전극의 단선을 방지한다.
[실시예 3]
본 실시예는 TFT의 전극을 형성하는 적층 막의 구조를 제외하고는 실시예 2와 유사하다. 이러한 상이한 막 구조에 대하여 리플로 공정을 행한다.
각각의 TFT는 도 4A에 도시된 바와 같이 홈 부분을 가진 콘택트 홀을 형성하도록 실시예 2와 유사한 처리 공정들에 의해 제작된다.
성막 공정과 리플로 공정은 도 1에 도시된 멀티체임버형 스퍼터링 장치를 사용하여 연속적으로 행해진다. 본 실시예의 공정 순서가 도 5A∼도 5C에 도시되어 있다.
본 실시예에서는, 도 1에 도시된 장치의 스퍼터링실들 내에 배치된 타겟들이 다음의 조성을 가진다. 즉, 스퍼터링실(104)내에 배치되는 타겟은 티탄으로 만들어지고, 스퍼터링실(105)내에 배치되는 타겟은 게르마늄으로 만들어지고, 스퍼터링실(106)내에 배치되는 타겟은 2% 구리를 함유한 알루미늄으로 만들어지며, 스퍼터링실(107)내에 배치되는 타겟은 티탄으로 만들어진다.
먼저, 도 4A에 도시된 상태까지의 공정이 종료된 다수의 기판에 실시예 2의 처리 공정을 행한다. 그 기판들이 카세트 내에 수용된 후, 도 1에 도시된 장치의 반입실(102)로 이송된다.
기판(100)들이 운반수단(118)에 의해 카세트로부터 운반실(101)을 통해 스퍼터링실(104)로 이송된다. 그 스퍼터링실(104)에서, 티탄을 타겟으로 하여 스퍼터링이 실행되어, 티탄 막(501)이 실시예 2에서 사용된 것과 동일한 조건으로 약 500 Å 두께의 하지막으로서 형성된다.
다음에, 후의 리플로 공정에서 알루미늄계 막에 유동성을 부여하는 원소를 주성분으로 하는 막이 형성된다. 실시예 2에서 설명된 재료가 이 유동성 부여 막의 재료로 사용될 수 있다. 본 실시예에서는, 유동성 부여 막이 게르마늄으로 만들어졌다.
즉. 기판들이 운반수단(118)에 의해 스퍼터링실(105)로 이송되고, 그 스퍼터링실(105)에서, 게르마늄을 타겟으로 하여 스퍼터링이 수행되어, 게르마늄 막(502)을 20∼100 Å의 두께로 형성한다. 본 실시예에서는, 게르마늄 막(502)이 하기 조건 하에 50 Å의 두께로 성막되었다.
타겟: 게르마늄(Ge)
분위기: 아르곤(Ar)
압력: 0.4 Pa
전력: DC 1A
온도: 실온
그 후, 기판들이 운반수단(118)에 의해 스퍼터링실(106)로 이송되고, 그 스퍼터링실(106)에서 2% 구리를 함유한 알루미늄을 타겟으로 하여 스퍼터링이 실행된다. 구리 대신에,규소또는 스칸듐이 첨가될 수도 있다. 성막 조건은 실시예 2에서 사용된 것과 동일하다.
그리하여, 알루미늄을 주성분으로 하는 막(알루미늄계 막)(503)이 2000∼6000 Å(본 실시예에서는 4000 Å)의 두께로 형성된다. 이러한 조건 하에서는, 홈 부분과 블로우홀이 완전히 덮일 수 없다. 따라서, 콘택트 홀 내에서 금속 배선이 단선될 가능성이 높다.(도 5A)
막(502)은 알루미늄에 유동성을 부여하는 원소를 주성분으로 한다. 이 막(502)을 성막하는 공정과 알루미늄계 막(503)을 성막하는 공정은 실시예 2에서와 동일한 방법으로 대기에의 노출 없이 연속적으로 실행된다. 이것은 양호한 리플로 공정에 아주 중요하다.
그 다음, 리플로 공정이 실행된다. 즉, 알루미늄계 막(503)이 형성된 각 기판이 운반수단(118)에 의해 스퍼터링실(106)로부터 꺼내어져 가열실(108)로 이송된다
이 리플로 공정은 게이트 전극(308)의 내열성을 고려하여 375∼450℃의 온도 범위에서 실행되는 것이 필요하다. 본 실시예에서는, 게이트 전극(308)이 양극산화막(307)에 의해 보호되어 있어, 통상보다 높은 내열성을 갖는다.
본 실시예에서는, 가열처리가 대기압에서 400℃로 1시간 가열실(108)내에서 실행된다. 처리 분위기는 진공 또는 질소, 아르곤 등과 같은 비활성 분위기인 것이 바람직하다. 본 실시예에서는 질소 분위기가 사용되었다.
이 가열처리에 의해, 알루미늄을 주성분으로 하는 막(알루미늄계 막)(503)과 게르마늄 막(502)과의 계면에서 반응이 일어난다. 게르마늄이 알루미늄계 막(503)내로 확산하여, 알루미늄, 구리 및 게르마늄을 성분으로 하는 합금 층이 생성된다. 게르마늄은 알루미늄계 막의 저부 층 부근에 결합된다. 이 때문에, 그 층이 400℃보다 낮은 온도에서 유동성을 나타내어, 리플로 공정이 진행하게 된다.
이 리플로 공정이 알루미늄계 막(503)의 저부 층 부근에 유동성을 부여하여, 금속 배선의 단선 없이 홈 부분과 블로우홀이 덮인다. 따라서, 도 5B에 도시된 바와 같이, 알루미늄계 막(503)의 단선부분이 모두 단락된다, 그 결과, 소스 영역(309) 및 게이트 전극(308)과의 완전한 전기적 접속이 이루어진다.
알루미늄계 막(503)을 형성하는 공정과 가열을 이용하는 리플로 공정을 대기에의 노출 없이 연속적으로 실행하는 것이 극히 중요하다.
본 실시예에서, 알루미늄을 주성분으로 하는 막이 대기에 노출되면, 표면에 자연 산화막이 형성된다. 게다가, 불순물의 부착이 알루미늄을 주성분으로 하는 막의 유동성을 저하시키거나 불균일 하게 하여, 리플로 공정이 충분하게 실행되지 않게 된다. 그 결과, 콘택트 불량이 발생될 수 있다.
리플로 공정의 종료 후, 기판들이 운반수단(118)에 의해 가열실(108)로부터 꺼내어져 서냉실(109)로 이송되고, 그 곳에서 기판들이 소망의 온도까지 서냉된다.
이어서, 기판들이 운반수단(118)에 의해 스퍼터링실(107)로 이송되고, 그 스퍼터링실(107)에서 티탄을 타겟으로 하여 스퍼터링이 실행된다. 그리하여, 티탄막(504)이 실시예 2에서와 동일한 조건으로 대략 500 Å의 두께로 형성된다.(도 5B)
그리하여, 성막 공정과 리플로 공정이 실시예 2에서와 동일한 방법으로 완료된다. 이들 성막 공정과 리플로 공정이 다수의 기판에 대하여 연속적으로 실행된다. 이들 처리 공정 중에는, 각 막의 표면이 전혀 대기에 노출되지 않아서, 그 막들의 산화와 오염이 방지된다. 따라서, 성막 공정과 리플로 공정이 양호한 전기적 접촉을 보장한다.
이들 처리 공정을 거친 후, 실시예 2에서와 동일한 방법으로 적층 막(501∼504)을 패터닝하여 소스 전극(516)과 게이트 전극(517)을 형성한다. 그들 전극 위에 제2 층간절연막(518)으로서 수지재료를 퇴적한다. 부호 519는 투명 전극을 나타낸다. 이렇게 하여, 도 5C에 도시된 바와 같은 양호한 콘택트를 갖는 TFT가 완성된다.
[실시예 4]
본 실시예는 TFT의 전극을 형성하는 적층 막의 구조를 제외하고는 실시예 2와 유사하다. 이러한 상이한 막 구조에 리플로 공정이 이하 설명되는 바와 같이 실행된다.
도 4A에 도시된 바와 같이 홈 부분을 갖는 콘택트 홀을 형성하도록 실시예 2와 유사한 처리 공정들로 각각의 TFT가 제작된다.
성막 공정과 리플로 공정이 도 1에 도시된 멀티체임버형 스퍼터링 장치를 사용하여 연속적으로 실행된다. 본 실시예에서의 공정 순서가 도 6A∼도 6C에 도시되어 있다.
본 실시예에서는, 도 1에 도시된 장치의 스퍼터링실들 내에 배치된 타겟들이 다음의 조성을 갖는다. 즉, 스퍼터링실(104)내에 배치된 타겟은 티탄으로 만들어지고, 스퍼터링실(105)내에 배치된 타겟은 20∼40%(예를 들어, 20%)의 게르마늄과 2%의 구리를 함유한 알루미늄으로 만들어지고, 스퍼터링실(106)내에 배치된 타겟은 티탄으로 만들어진다. 본 실시예에서는, 스퍼터링실(107)이 사용되지 않았다.
도 4A에 도시된 상태까지 완료된 후 다수의 기판이 실시예 2의 처리 공정을 거친다. 그 기판들이 카세트 내에 수용되고, 도 1에 도시된 장치의 반입실(102)로 이송된다.
운반수단(118)이 그 기판들을 카세트로부터 운반실(101)을 통해 스퍼터링실(104)로 이송하고, 그 스퍼터링실(104)에서 티탄을 타겟으로 하여 스퍼터링이 실행되어, 티탄 막(601)이 실시예 2에서 사용된 것과 동일한 조건 하에 하지막으로서 대략 500 Å의 두께로 형성된다.
그 다음, 기판들이 운반수단(118)에 의해 스퍼터링실(105)로 이송되고, 그 스퍼터링실(105)에서, 알루미늄을 주성분으로 하고 후의 리플로 공정에서 알루미늄계 막에 유동성을 부여하는 원소를 함유하는 막(602)이 형성된다. 이 원소로서는 게르마늄이 알루미늄의 20∼40%, 예를 들어, 20%의 양으로 함유된다. 20% 게르마늄과 2% 구리를 함유하는 알루미늄으로 이루어진 타겟이 사용되고, 성막 조건은 실시예 3에서 사용된 조건과 동일하다.
알루미늄을 주성분으로 하는 막(알루미늄계 막)(602)은 2000∼6000 Å(본 실시예에서는 4000 Å)의 두께로 형성된다. 이러한 조건에서는, 홈 부분과 블로우홀이 완전히 덮일 수 없다. 따라서, 콘택트 홀 내에서 금속 배선이 단선될 가능성이 높다.(도 6A)
이 경우, 후의 리플로 공정의 처리 온도는 게르마늄 함량에 따라 다르다. 본 실시예에서는, 상기 막이 알루미늄을 주성분으로 하기 때문에, 리플로 공정이 450℃ 이하, 바람직하게는, 400℃ 이하에서 실행될 수 있도록 게르마늄 함량을 20∼40 원자%로 하였다.
게르마늄의 첨가 농도는, 도 7의 알루미늄-게르마늄계의 상(相)을 나타내는 도면에서 공정점(共晶点)(424℃)이 존재하는 게르마늄 함량(30 원자%)으로부터 구해지는 값이다. 실제로는, 유동성이 공정점 아래에서 일어나기 때문에, 20∼40 원자%의 값이 적절하다.
게르마늄이 알루미늄 막에 유동성을 부여하기 위해 알루미늄계 막(알루미늄을 주성분으로 하는 막)(602)에 첨가되는 원소이다. 게르마늄 외에, 실시예 2에서 설명된 바와 같은, 알루미늄에 유동성을 부여하는 원소들이 사용될 수도 있다.
힐록과 같은, 알루미늄의 이상(異常) 성장을 억제하기 위해 구리가 첨가된다. 구리 대신에, 규소 또는 스칸듐이 첨가될 수도 있다.
그 다음, 리플로 공정이 실행된다. 즉, 알루미늄계 막(602)이 형성된 기판들이 운반수단(118)에 의해 스퍼터링실(105)에서 꺼내어져 가열실(108)로 이송된다.
이 리플로 공정이 게이트 전극(308)의 내열성을 고려하여 375∼450℃의 온도 범위에서 실행되는 것이 필요하다. 본 실시예에서는, 게이트 전극(308)이 양극산화막(307)에 의해 보호되어 있어, 통상보다 높은 내열성을 갖는다. 그리고, 진공 또는 질소, 아르곤 등과 같은 비활성 분위기에서 400℃로 1시간 가열실(108)내에서 가열처리가 실행되었다. 본 실시예에서는 질소 분위기가 사용되었다.
이 가열처리는 알루미늄계 막(602)의 주로 상부 표면에서 반응을 일으킨다. 그 알루미늄계 막(602)이 유동성을 나타내어 리플로 공정이 진행한다.
이 리플로 공정은 알루미늄계 막(602)의 상층 부근에 유동성을 부여한다. 금속 배선의 단선 없이 홈 부분과 블로우홀이 덮인다. 따라서, 도 6B에 도시된 바와 같이, 알루미늄계 막(602)의 단선부분이 모두 단락된다. 그 결과, 소스 영역(309) 및 게이트 전극(308)과의 완전한 전기적 접속이 이루어진다.
알루미늄계 막(602)을 형성하는 공정과 가열을 이용하는 리플로 공정이 대기에의 노출 없이 연속적으로 실행되는 것이 대단히 중요하다.
본 실시예에서, 알루미늄계 막(602)이 대기에 노출되면, 그의 표면에 자연산화막이 형성된다. 게다가, 불순물의 부착이 알루미늄계 막의 유동성을 저하시키고 불균일 하게 하여, 리플로 공정이 충분하게 실행되지 않게 된다. 그 결과, 콘택트 불량이 발생할 수 있다.
리플로 공정의 종료 후, 기판들이 운반수단(118)에 의해 가열실(108)로부터 꺼내어져 서냉실(109)로 이송되고, 그 곳에서 기판들이 소망의 온도까지 서냉된다.
이어서, 기판들이 운반수단(118)에 의해 스퍼터링실(106)로 이송되고, 그 스퍼터링실(106)에서 티탄을 타겟으로 하여 스퍼터링이 실행되어, 티탄 막(603)이 실시예 2에서와 동일한 조건으로 대략 500 Å의 두께로 형성된다.(도 6B)
그리하여, 성막 공정과 리플로 공정이 실시예 2에서와 동일한 방법으로 완료된다. 이들 성막 공정과 리플로 공정이 다수의 기판에 대하여 연속적으로 실행된다. 이들 처리 공정 중에, 각 막의 표면이 대기에 전혀 노출되지 않아서, 그 막들의 산화와 오염이 방지된다. 따라서, 성막 공정과 리플로 공정이, 알루미늄계 막이 상부 및 하부의 티탄 막과 양호한 전기적 접촉을 이루도록 하는 방식으로 실행될 수 있다.
이들 처리 공정을 거친 후, 실시예 2에서와 동일한 방식으로 적층 막(601∼603)을 패터닝하여 소스 전극(616)과 게이트 전극(617)을 형성한다. 그리고, 이들 전극 상에 제2 층간절연막(618)으로서 수지재료를 퇴적한다. 부호 619는 투명 전극을 나타낸다. 이렇게 하여, 도 6C에 도시된 바와 같은 양호한 콘택트를 갖는 TFT가 완성된다.
[실시예 5]
본 실시예는 배선 전극을 형성하는 금속화 재료에 첨가되는 금속원소가 게르마늄 이외의 것인 것을 제외하고는 실시예 4와 유사하다. 특히, 원소의 첨가 농도를 상세히 설명한다. 본 실시예의 TFT 제작공정은 실시예 4와 유사하기 때문에, 그에 대한 설명은 생략한다.
본 실시예에서는, 주성분으로서 알루미늄이 포함되므로, 막이 450℃ 이하에서 리플로 할 수 있도록 원소의 첨가 농도를 조절하는 것이 필요하다. 참고로, 알루미늄, 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬의 이원계(二元系)의 상(相)을 도 7∼도 13에 나타내었다.
이들 도면으로부터, 그 원소들이 아래의 농도로 알루미늄에 함유되면 그 원소들이 어떠한 석출물 없이 450℃에서도 액상으로 존재할 수 있음을 볼 수 있다.
Ge: 25∼32원자%(도 7)
Sn: 85 원자% 이상(도 8)
Ga: 45 원자% 이상(도 9)
Zn: 65 원자% 이상(도 10)
Pb: 99 원자% 이상(도 11)
In: 98 원자% 이상(도 12)
그 원소들의 첨가 농도는 상기 도면들에서 공정점이 존재하는 그 원소들의 함량으로부터 구해졌다. 실제로는, 유동성이 공정점보다 낮은 온도에서 일어난다. 따라서, ±수 십 퍼센트의 농도 범위가 주어질 수 있다.
도 13에서 알루미늄과 안티몬의 합금은 450℃에서 액상으로 되지 않지만, 상기한 이유로 이 합금에도 본 발명이 적용될 수 있다.
[실시예 6]
본 실시예는 리플로 공정에서 채택되는 가열처리가 RTA(급속 열 어닐)인 경우를 나타낸다. 본 실시예의 TFT에 대한 공정 순서는 실시예 2와 유사하기 때문에, 이에 대한 설명은 생략한다.
RTA란, 적외광, 자외광 또는 다른 강광(强光)을 피처리체에 조사하는 어닐 방법이다. 이 방법은, 승온 속도와 강온 속도가 빠르고 처리 시간이 수 초 내지 수 십 초로 짧은 것에 특징이 있다. 따라서, 실질적으로 상부 박막만이 가열될 수 있다. 예를 들어, 유리기판상의 박막만이 약 1000℃의 아주 높은 온도에서 어닐될 수 있다.
도 1에 도시된 장치에서, 가열실(108)내에 적외선 램프가 설치된다. 이 가열실내로 이송된 기판에 대하여 RTA가 행해진다.
RTA 처리는 수 초 내지 수 십 초의 아주 짧은 시간에 행해지기 때문에, 리플로 공정에 요구되는 시간이 히터를 사용한 처리에 비하여 크게 단축될 수 있다. 그리하여, RTA 처리는 생산성을 높이는데 매우 효과적이다.
게이트 전극이 알루미늄으로 만들어지는 경우, 히터에 의존하는 가열을 이용하는 리플로 공정은 알루미늄의 내열성을 고려하여 450℃ 이하의 낮은 온도에서 수행되어야 한다. 그러나, 본 실시예에서 설명된 RTA 기술이 적용되는 경우에는, 게이트 전극의 내열성을 고려할 필요가 없다. 이것은 리플로 온도의 허용 범위를 확장시킨다. 즉, 배선 전극에 첨가되는 원소와 그의 농도가 보다 많은 종류와 보다 넓은 농도 범위에서 선택될 수 있다.
본 발명에 의하면, 알루미늄만으로 이루어지거나 알루미늄을 주성분으로 하는 막의 양호하고 확실한 리플로잉(reflowing)이 달성된다. 그 결과, 이 알루미늄계 막과 그 아래의 활성층 또는 게이트 전극과의 콘택트 홀을 통한 콘택트를 확실하게 할 수 있다. 따라서, 제작된 TFT, 그를 사용한 회로 및 액정 표시장치의 신뢰성이 크게 향상되며, 또한, 생산수율도 향상될 수 있다.
도 1은 본 발명의 실시예에서 사용되는 멀티체임버형 스퍼터링 장치를 나타내는 도면.
도 2는 도 1의 A-A'선에 따른 단면도.
도 3A∼도 3D와 도 4A∼도 4C는 실시예 2의 TFT 제작공정을 나타내는 도면.
도 5A∼도 5C는 실시예 3의 스퍼터링 공정과 리플로(reflow) 공정을 나타내는 도면.
도 6A∼도 6C는 실시예 4의 스퍼터링 공정과 리플로 공정을 나타내는 도면.
도 7은 알루미늄과 게르마늄으로 이루어진 이원계(二元系)의 상(相)을 나타내는 도면.
도 8은 알루미늄과 주석으로 이루어진 이원계의 상을 나타내는 도면.
도 9는 알루미늄과 갈륨으로 이루어진 이원계의 상을 나타내는 도면.
도 10은 알루미늄과 아연으로 이루어진 이원계의 상을 나타내는 도면.
도 11은 알루미늄과 납으로 이루어진 이원계의 상을 나타내는 도면.
도 12는 알루미늄과 인듐으로 이루어진 이원계의 상을 나타내는 도면.
도 13은 알루미늄과 안티몬으로 이루어진 이원계의 상을 나타내는 도면.
도 14A∼도 14C는 TFT 배선들이 접속되는 종래의 구조를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
100: 기판 101: 운반실 102: 반입실
103: 반출실 104∼107: 스퍼터링실 108: 가열실
109: 서냉실 110∼117: 게이트 밸브 118: 운반수단
121∼123: 가스도입관 124∼126: 진공펌프 200: 기판
201: 스테이지 202: 타겟 203: 홀더
204: 전원 210: 기판 211: 기판 홀더
212: 승강기 213: 히터

Claims (24)

  1. 기판 위에 절연 재료로 된 제1 막을 형성하는 공정;
    상기 제1 막에 콘택트 홀을 형성하는 공정;
    상기 콘택트 홀을 통하여 반도체장치의 적어도 일부에 접속되는, 알루미늄을 포함하는 제2 막을 형성하는 공정;
    상기 제2 막 위에, 상기 제2 막에 유동성을 부여하는 원소를 포함하는 제3 막을 형성하는 공정;
    상기 제3 막의 형성 후에 상기 제2 막의 리플로잉(reflowing)을 행하는 공정;
    상기 리플로잉 후에 상기 기판을 냉각시키는 공정; 및
    상기 냉각 후에 스퍼터링법에 의해 상기 제3 막 위에 제4 막을 형성하는 공정을 포함하고;
    상기 제3 막의 형성과 상기 리플로잉이 대기에의 노출 없이 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  2. 제 1 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  3. 제 1 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 주기율표의 12족∼15족에 속하는 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  4. 제 1 항에 있어서, 상기 제4 막이 티탄을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  5. 기판 위에 절연 재료로 된 제1 막을 형성하는 공정;
    상기 제1 막에 콘택트 홀을 형성하는 공정;
    상기 콘택트 홀을 통하여 반도체장치의 적어도 일부에 접속되는, 알루미늄을 포함하는 제2 막으로서, 이 제2 막에 유동성을 부여하는 원소를 더 포함하는 제2 막을 형성하는 공정;
    상기 제2 막의 리플로잉을 행하는 공정;
    상기 리플로잉 후에 상기 기판을 냉각시키는 공정; 및
    상기 냉각 후에 스퍼터링법에 의해 상기 제2 막 위에 제3 막을 형성하는 공정을 포함하고;
    상기 제2 막의 형성과 상기 리플로잉이 대기에의 노출 없이 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  6. 제 5 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  7. 제 5 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 주기율표의 12족∼15족에 속하는 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방면 .
  8. 제 5 항에 있어서, 상기 제3 막이 티탄을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  9. 기판 위에 절연 재료로 된 제1 막을 형성하는 공정;
    상기 제1 막에 콘택트 홀을 형성하는 공정;
    상기 콘택트 홀 내에, 알루미늄에 유동성을 부여하는 원소를 포함하는 제2 막을 형성하는 공정;
    상기 제2 막 위에, 상기 콘택트 홀을 통하여 반도체장치의 적어도 일부에 접속되는, 알루미늄을 포함하는 제3 막을 형성하는 공정;
    상기 제3 막의 리플로잉을 행하는 공정;
    상기 리플로잉 후에 상기 기판을 냉각시키는 공정; 및
    상기 냉각 후에 스퍼터링법에 의해 상기 제3 막 위에 제4 막을 형성하는 공정을 포함하고;
    상기 제3 막의 형성과 상기 리플로잉이 대기에의 노출 없이 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 9 항에 있어서, 알루미늄에 유동성을 부여하는 상기 원소가 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  11. 제 9 항에 있어서, 알루미늄에 유동성을 부여하는 상기 원소가 주기율표의 12족∼15족에 속하는 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 9 항에 있어서, 상기 제4 막이 티탄을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  13. 기판 위에 형성된 절연 재료로 된 제1 막에 제공된 콘택트 홀을 통하여 반도체장치의 적어도 일부에 접속되는, 알루미늄을 포함하는 제2 막을 형성하기 위한 제1 체임버;
    상기 제2 막 위에, 상기 제2 막에 유동성을 부여하는 원소를 포함하는 제3 막을 대기에의 노출 없이 형성하기 위한 제2 체임버;
    상기 제3 막의 형성 후에 대기에의 노출 없이 상기 제2 막의 리플로잉을 행하기 위한 제3 체임버;
    상기 리플로잉 후에 상기 기판을 냉각시키기 위한 제4 체임버; 및
    상기 냉각 후에 스퍼터링법에 의해 상기 제3 막 위에 제4 막을 형성하기 위한 제5 체임버를 포함하는 것을 특징으로 하는 반도체장치 제작장치.
  14. 제 13 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작장치.
  15. 제 13 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 주기율표의 12족∼15족에 속하는 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작장치.
  16. 제 13 항에 있어서, 상기 제4 막이 티탄을 포함하는 것을 특징으로 하는 반도체장치 제작장치.
  17. 기판 위에 형성된 절연 재료로 된 제1 막에 제공된 콘택트 홀 내에, 알루미늄에 유동성을 부여하는 원소를 포함하는 제2 막을 형성하기 위한 제1 체임버;
    상기 제2 막 위에, 상기 콘택트 홀을 통하여 반도체장치의 적어도 일부에 접속되는, 알루미늄을 포함하는 제3 막을 대기에의 노출 없이 형성하기 위한 제2 체임버;
    상기 제3 막을 대기에 노출시킴이 없이 상기 제3 막의 리플로잉을 행하기 위한 제3 체임버;
    상기 리플로잉 후에 상기 기판을 냉각시키기 위한 제4 체임버; 및
    상기 냉각 후에 스퍼터링법에 의해 상기 제3 막 위에 제4 막을 형성하기 위한 제5 체임버를 포함하는 것을 특징으로 하는 반도체장치 제작장치.
  18. 제 17 항에 있어서, 알루미늄에 유동성을 부여하는 상기 원소가 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작장치.
  19. 제 17 항에 있어서, 알루미늄에 유동성을 부여하는 상기 원소가 주기율표의 12족∼15족에 속하는 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작장치.
  20. 제 17 항에 있어서, 상기 제4 막이 티탄을 포함하는 것을 특징으로 하는 반도체장치 제작장치.
  21. 기판 위에 형성된 절연 재료로 된 제1 막에 제공된 콘택트 홀을 통하여 반도체장치의 적어도 일부에 접속되는, 알루미늄을 포함하는 제2 막으로서, 이 제2 막에 유동성을 부여하는 원소를 더 포함하는 제2 막을 대기에의 노출 없이 형성하기 위한 제1 체임버;
    상기 제2 막을 대기에 노출시킴이 없이 상기 제2 막의 리플로잉을 행하기 위한 제2 체임버;
    상기 리플로잉 후에 상기 기판을 냉각시키기 위하 제3 체임버; 및
    상기 냉각 후에 스퍼터링법에 의해 상기 제2 막 위에 제3 막을 형성하기 위한 제4 체임버를 포함하는 것을 특징으로 하는 반도체장치 제작장치.
  22. 제 21 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 게르마늄, 주석, 갈륨, 아연, 납, 인듐 및 안티몬으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작장치.
  23. 제 21 항에 있어서, 제2 막에 유동성을 부여하는 상기 원소가 주기율표의 12족∼15족에 속하는 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작장치.
  24. 제 21 항에 있어서, 상기 제3 막이 티탄을 포함하는 것을 특징으로 하는 반도체장치 제작장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267578A (ja) * 2000-03-17 2001-09-28 Sony Corp 薄膜半導体装置及びその製造方法
US6572010B2 (en) * 2001-06-12 2003-06-03 Applied Materials Inc. Integrated solder bump deposition apparatus and method
US7211502B2 (en) * 2003-03-26 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7384862B2 (en) 2003-06-30 2008-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor device and display device
DE102008054415A1 (de) * 2008-12-09 2010-06-10 Robert Bosch Gmbh Anordnung zweier Substrate mit einer SLID-Bondverbindung und Verfahren zur Herstellung einer solchen Anordnung
JP5560595B2 (ja) * 2009-06-18 2014-07-30 富士電機株式会社 半導体装置の製造方法
DE102009044038A1 (de) * 2009-09-17 2011-03-31 Schott Solar Ag Verfahren zur Herstellung eines Kontaktbereichs eines elektronischen Bauteils
WO2011105183A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and deposition apparatus
US8652890B2 (en) * 2012-02-29 2014-02-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with narrow, metal filled openings

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900005610Y1 (ko) * 1987-04-16 1990-06-28 이형곤 차압 2중 진공 씨스템
JP3464285B2 (ja) * 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5779925A (en) * 1994-10-14 1998-07-14 Fujitsu Limited Plasma processing with less damage

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