TWI611483B - 薄膜電晶體製造方法及薄膜電晶體 - Google Patents

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Description

薄膜電晶體製造方法及薄膜電晶體
本發明涉及薄膜電晶體製造方法及薄膜電晶體。
一般而言，金屬氧化物半導體是適合大面積高解析度的半導體。這種金屬氧化物半導體在有機電致發光顯示器(Organic Electro Luminescence Display)及LCD(Liquid Crystal Display)中應用。以往，利用金屬氧化物半導體製造薄膜電晶體，應用了4個遮罩(mask)製程。 為了進行4個遮罩製程，必須應用背溝道蝕刻(back channel etching：BCE)方法。
可是，根據基於這種背溝道蝕刻方法的以往薄膜電晶體製造方法，存在金屬氧化物半導體表面部分損失的問題。具體而言，在蝕刻製程中，金屬氧化物半導體的表面可能會因蝕刻液而部分損失。這種金屬氧化物半導體的表面損失，導致薄膜電晶體的電氣特性變差，因而其解決必要性日益增加。
本發明的目的是提供一種能夠解決因薄膜電晶體製造時發生的金屬氧化物半導體的表面損失導致的問題的薄膜電晶體製造方法及其薄膜電晶體。
作為用於達成技術課題的技術手段，本發明第一方面的薄膜電晶體製造方法包括：在基板上形成圖案化的半導體層及配線層的步驟；及蝕刻配線層而形成溝道部的步驟。此時，配線層可以包括補償層，構成補償層的物質包括構成半導體層的物質成分中作為金屬氧化物成分的金屬。
另外，本發明第二方面的薄膜電晶體涉及在基板上形成有半導體層及配線層的薄膜電晶體，配線層包括補償層。此時，構成補償層的物質可以包括構成半導體層的物質成分中作為金屬氧化物成分的金屬。
根據前述的本發明的課題解決手段，半導體層的損失部分因補償層而補償，從而能夠防止半導體層的表面組成變化，可以實現電氣特性最大化的薄膜電晶體。另外，可以借助於補償層而防止殘渣現象的發生，可以實現可靠性得到提高的薄膜電晶體。
110‧‧‧基板
120‧‧‧柵絕緣層
121‧‧‧柵電極
123‧‧‧絕緣層
130‧‧‧半導體層
140‧‧‧配線層
141‧‧‧補償層
143‧‧‧金屬層
150‧‧‧遮罩層
160‧‧‧保護膜層
C‧‧‧溝道部
P‧‧‧像素電極
第1圖是用於說明本發明一個實施例的薄膜電晶體製造方法的示意流程圖。
第2a圖是本發明一個實施例的薄膜電晶體製造方法的底柵結構的薄膜電晶體的剖面圖。
第2b圖是本發明一個實施例的薄膜電晶體製造方法的頂柵結構的薄膜電晶體的示意剖面圖。
第3圖是在以往薄膜電晶體製造方法中，把針對執行蝕刻製程前的半導體層及執行蝕刻製程後的半導體層實施X射線光電子光譜法的結果顯示於三元系組成圖的圖表。
第4圖圖示了在包含鉬及鋅的補償層中，隨著鋅含量增加的補償層導電率變化的圖表。
第5圖圖示了在包含鉬及鋅的補償層中，隨著鋅含量變化的蝕刻液中電化學特性變化的圖表。
第6圖是圖示把由鉬構成的配線層、由鋅構成的配線層及由包含鉬及鋅的物質構成的配線層，分別應用於金屬氧化物半導體薄膜電晶體時出現的轉移特性曲線的特性變化的圖表。
第7圖是為了說明雙重結構的配線層，圖示了根據本發明一個實施例的薄膜電晶體製造方法而實施的薄膜電晶體一個實施例的示意剖面圖。
第8a圖至第8e圖是用於說明本薄膜電晶體製造方法的示意剖面圖。
下面參照圖式，詳細說明本發明的實施例，以便本發明所屬技術領域的普通技術人員能夠容易地實施。但是，本發明可以以多種不同的形態實施，並不限定於在此說明的實施例。而且，在圖式中為了明確說明本發明，與說明無關的部分省略，在通篇說明書中，針對類似的部分賦 予了類似的元件符號。
在本發明通篇說明書中，當說某種部分與其它部分“連接”時，這不僅是“直接連接”的情形，還包括在其中間配置其它元件而形成“電氣連接”的情形。
在本發明通篇說明書中，當說某種構件位於其它部件“上”時，這不僅是某種構件與其它構件相接的情形，還包括在兩構件之間還存在其它構件的情形。
在本發明通篇說明書中，當說某種部分“包括”某種構成要素時，這意味著只要沒有特別相反的記載，並不排除其它構成要素，可以還包括其它構成要素。在本發明通篇說明書中使用的程度術語“約”、“實質上”等，在言及的意義中，當提出固有的製造及物質允許誤差時，用作在該數值內或接近該數值的含義，用於防止為幫助本發明的理解而言及準確或絕對性數值的公開內容被無良侵害者不當利用。在本發明通篇說明書中使用的程度術語“~(進行的)步驟”或“~的步驟”並不意味著“用於~的步驟”。
第1圖是用於說明本薄膜電晶體製造方法的示意流程圖。
第2a圖是圖示本薄膜電晶體製造方法的底柵(bottom gate)結構的薄膜電晶體的示意剖面圖，第2b圖是圖示本薄膜電晶體製造方法的頂柵(top gate)結構的薄膜電晶體的示意剖面圖。作為參考，在第2b圖中省略圖示像素電極。
請參照第1圖，本薄膜電晶體製造方法包括在基板110上形成圖案化的半導體層130及配線層140的步驟S100，以及蝕刻配線層140而形成溝道部C的步驟S300。
請參照第2a圖及第2b圖，配線層140包括補償層(緩衝層)141。構成補償層141的物質包括構成半導體層130的物質成分中作為金屬氧化物成分的金屬。
補償層141可以補償半導體層130的損失部分。但是，補償層並非限定於補償的作用，還防止在蝕刻製程時可能發生的殘渣現象的發生。
根據以往的薄膜電晶體製造方法，在蝕刻製程中，存在半導體層表面的一部分損失的問題。
例如，根據以往的薄膜電晶體製造方法，在蝕刻製程中，半導體層表面的一部分可能會損失。參照第3圖對此進行說明。第3圖是在以往的薄膜電晶體製造方法中，把針對執行蝕刻製程前的半導體層及執行蝕刻製程後的半導體層實施X射線光電子光譜法(XPS)的結果顯示於三元系組成圖的圖表。黑色點是執行蝕刻製程前的半導體層的結果值，白色點是執行蝕刻製程後的半導體層的結果值。
藉由第3圖所示黑色點的位置可以確認，執行蝕刻製程前的半導體層，Ga2O3、In2O3及ZnO大致構成1：1：1。另外，藉由第3圖所示白色點的位置可以確認，執行蝕刻製程後的半導體層，ZnO不足，Ga2O3和In2O3增多。
一般而言，半導體層的Ga2O3、In2O3及ZnO大致構成1：1：1至1：1：2的組成比時，具有良好的電子遷移率(electron mobility)和閾值電壓(threshold voltage)。另外，一般而言，當Ga2O3、In2O3及ZnO大致構成1：1：1的組成比時，半導體層在施加有偏壓的狀態下，因外部光照射導致的閾值電壓的偏移得到最小化。
即，根據以往的薄膜電晶體製造方法，如上所述，執行蝕刻製程後，半導體層的表面組成會發生變化，如果根據以往的薄膜電晶體製造方法， 那麼這種變化是不可避免的。另外，這種表面組成變化導致製造的薄膜電晶體的性能變差。
但是，根據本薄膜電晶體製造方法，半導體層130的損失的部分可以借助於補償層141而得到補償。換句話說，借助於補償層141，可以調節半導體層130的表面組成。因此，能夠阻止薄膜電晶體的性能變差。
另外，補償層141可以解決殘渣現象。
根據以往的薄膜電晶體製造方法，在蝕刻製程中，發生因蝕刻液(Etchant)導致的殘渣現象。例如，在以往，為了使半導體層的損傷(damage)實現最小化，有時使用含有低濃度過氧化氫、過硫酸鹽成分及磷酸成分的蝕刻液，在這種情況下，難以避免鉬的殘渣。
但是，根據本薄膜電晶體製造方法，蝕刻特性會因補償層141而提高，即使在使用含有低濃度過氧化氫、過硫酸鹽成分及磷酸成分的蝕刻液執行蝕刻的情況下，也能夠阻止殘渣現象的發生。
下面具體考查本薄膜電晶體製造方法相關的構成。
構成半導體層130的物質可以包括金屬氧化物。例如，構成半導體層130的物質可以包括In2O3、ZnO、Ga2O3、SnO2、TiO2、HfO、Ta2O5、Al2O3中一種以上。特別是半導體層130可以是由銦、鎵、鋅、氧構成的IGZO。
另外，構成補償層141的物質可以包括鉬(Mo)及鈦(Ti)中一種以上。
根據如上內容，例如，構成補償層141的物質作為主成分，可以包括鉬(Mo)及鈦(Ti)中一種以上。另外，構成補償層141的物質作為附屬成分，可以包括Al、Zn、In、Ga、Sn、Ti、Hf、Ta中一種以上。但是，構成補償層141的物質的成分並非限定於此，根據構成半導體層130的物質的種類，構 成補償層141的物質也可以包括鎢(W)。
特別是可以實施由包括鉬(Mo)及鋅(Zn)的物質構成的補償層141。
根據包括這種補償層141的配線層140，在半導體層130的表面可以形成鋅(Zn)豐富的(rich)區域，可以補償半導體層130的ZnO損失。
如上所述，根據以往的薄膜電晶體製造方法，蝕刻製程後，在半導體層的表面組成方面，存在ZnO不足而Ga2O3和In2O3增多的傾向。但是，根據本薄膜電晶體製造方法，借助於由包括鉬(Mo)及鋅(Zn)的物質構成的補償層141，可以補償半導體層130的ZnO損失。
不過，在補償層141的實施例中，並非只能夠實施由包括鉬(Mo)及鋅(Zn)的物質構成的補償層141，如上所述，補償層141作為主成分，包括鉬(Mo)及鈦(Ti)中一種以上，作為附屬成分，包括Al、Zn、In、Ga、Sn、Ti、Hf、Ta、W中一種以上，從而能夠以多樣的實施例所具體的實施。
另一方面，補償層141可以按預先設置的成分比，包含構成半導體層130的物質成分中作為金屬氧化物成分的金屬。參照第4圖及第5圖進行說明。
第4圖圖示了在包含鉬及鋅的補償層中，隨著鋅含量增加的補償層導電率變化的圖表，第5圖圖示了在包含鉬及鋅的補償層中，隨著鋅含量變化的蝕刻液中電化學特性變化的圖表。
例如，當補償層141包含鉬及鋅時，如第4圖所示，隨著鋅含量的增加，補償層141的電阻率幾乎可以呈線性增加。這可能是因為隨著鋅含量的增加，電子-聲子散射(electron-phonon scattering)增加。
另外，請參照第5圖，隨著補償層141的鋅含量增加，會降低為 電化學性電位被啟動的狀態(active的方向)，因此，電蝕現象加劇，補償層141的蝕刻速度會更快。即，當補償層141含有既一定量以上的鋅時，蝕刻時會發生側蝕(undercut)。因此，較佳為補償層141按預先設置的成分比包含構成半導體層130的物質成分中作為金屬氧化物成分的金屬。
例如，構成補償層141的物質可以按5at%以上70at%以下，包含構成半導體層130的物質成分中作為金屬氧化物成分的金屬。
另外，更具體而言，當構成補償層141的物質包含鉬(Mo)及鋅(Zn)時，可以包含鉬50at%、鋅50at%。
作為參考，當補償層141以低濃度包含構成半導體層130的物質成分中作為金屬氧化物成分的金屬時，可以借助於補償層141而防止蝕刻時發生的殘渣現象。另外，當補償層141以高濃度包含構成半導體層130的物質成分中作為金屬氧化物成分的金屬時，補償層141不僅防止了殘渣現象，而且還能夠補償半導體層130的損失部分，改善半導體層130的電氣特性。
即，補償層141能夠防止殘渣現象，還能夠補償半導體層130的損失部分。
第6圖是圖示把由鉬構成的配線層、由鋅構成的配線層及由包含鉬及鋅的物質構成的配線層(根據本薄膜電晶體製造方法的配線層140)，分別應用於薄膜電晶體時出現的轉移特性曲線(transfer I-V curve)的特性變化的圖表。作為參考，薄膜電晶體的半導體層包含金屬氧化物。
觀察第6圖可以確認，應用了由包含鉬及鋅的物質構成的配線層的薄膜電晶體的漏極電流的閃爍比(drain current On/Off ratio)，與應用了由鉬構成的配線層的薄膜電晶體的漏極電流的閃爍比相比，大致上升10倍，可以確認電子遷移率(electron mobility)的提高及閾值電壓的偏移的提高。另外，當應用了由純鋅構成的配線層的薄膜電晶體時，可以確認薄膜電晶體的特性發揮較 低。
另一方面，如第2a圖及第2b圖所示，配線層140可以是由補償層141構成的單一結構。換句話說，補償層141可以是配線層140。
另外，請參照第7圖，配線層140可以包括金屬層143，其把補償層141置於之間，與半導體層130相向形成。換句話說，如第3圖所示，配線層140可以是包括補償層141及金屬層143的雙重結構。金屬層143可以包含銅、銅合金、鋁、鋁合金、銀、銀合金等中一種以上。
另外，配線層140可以包括追加補償層，其把金屬層143置於之間，與補償層141相向形成。此時，雖然在圖式中未圖示，但配線層140可以由包括形成在半導體層130上的補償層141及依次形成在補償層141上的金屬層143及追加補償層的三重結構而具體實施。追加補償層的構成及作用可以與補償層141相同或類似。
另外，配線層140可以包括透明導體層，其把追加補償層置於之間，與金屬層相向形成。此時，配線層140可以由包括形成在半導體層130上的補償層141及依次形成在補償層141上的金屬層143、追加補償層及透明導體層的四重結構而具體實施。透明導體層可以是透明導電性氧化物(TCO)。
另外，在本薄膜電晶體製造方法中，在蝕刻配線層140而形成溝道部C的步驟S300中，蝕刻液可以為磷酸基溶液。
另外，蝕刻液可以包含氯離子。
另外，蝕刻液可以是過氫系列。
即，例如，蝕刻液可以包含8wt%的過氧化氫(H2O2)、3wt%的甘氨酸(Glycine)、2wt%的氟化銨(NH3F)、0.02wt%的氟化氫(HF)、0.08wt%的磷酸(H3PO4)及86.9wt%的蒸餾水(DI water)
另一方面，下面說明S100步驟。不過，以底柵結構的薄膜電晶體為中心進行說明，配線層140以作為補償層141的單一結構為中心進行說明。
第8a圖至第8e圖是用於說明本薄膜電晶體製造方法的示意剖面圖。
S100步驟可以包括準備基板110的步驟。基板110例如可以是玻璃、聚合物、金屬、矽片等中之一。
另外，當要實施底柵結構的薄膜電晶體時，如第8a圖所示，基板110可以形成有柵電極121及柵絕緣層120。此時，柵絕緣層120可以借助於幹式沉積法形成。
作為參考，當要實施頂柵結構的薄膜電晶體時，請參照第2b圖，基板110可以是形成有絕緣層123的。絕緣層123可以包括SiNx、SiO2中一種以上。
另外，在本薄膜電晶體製造方法中，S100步驟可以包括在基板110上形成半導體層130的步驟及形成配線層140的步驟。
具體而言，在基板110上形成半導體層130的步驟及形成配線層140的步驟可以依次執行。因此，請參照第8a圖，半導體層130及配線層140可以依次形成。半導體層130及配線層140可以借助於沉積法形成。特別是可以借助於濺射法形成。因此，可以提高生產率，提高薄膜介面的可靠性。
另外，請參照第8a圖，S100步驟可以包括在配線層140上形成圖案化的遮罩層150的步驟。例如，遮罩層150可以是光刻膠(Photo resist)層。 此時，形成圖案化的遮罩層150的步驟可以包括在配線層140上塗布光刻膠(Photo resist)並暴光及顯像，把光刻膠構成電路模樣的步驟。
另外，請參照第8b圖，S100步驟可以包括對半導體層130及配 線層140進行圖案化的步驟。可以利用圖案化的遮罩層150，對半導體層130及配線層140進行圖案化。
另外，請參照第8c圖，S100步驟可以包括去除遮罩層150的步驟。去除遮罩層150的步驟可以利用O2灰化(ashing)，即，利用等離子體灰化裝置產生氧離子體，從而去除遮罩層150。此時，遮罩層150如第8c圖所示，可以限於其上部形成去除。另外，遮罩層150可以全部去除。
另外，請參照第8d圖，執行去除遮罩層150的步驟後，可以執行S300步驟。此時，當遮罩層150限於上部形成去除時，可以利用只去除了上部的遮罩層150而執行S300步驟。另外，遮罩層150全部形成去除時，在執行S300之前，可以新形成另外的遮罩層。
另外，根據本薄膜電晶體製造方法，作為另一實施例，S100步驟可以如下執行。
S100步驟可以包括準備基板110的步驟、在基板110上形成半導體層130的步驟、對半導體層130進行圖案化的步驟、形成配線層140的步驟及對配線層140進行圖案化的步驟。上述步驟可以依次執行。
例如，在準備基板110的步驟中，基板110可以是玻璃、聚合物、金屬、矽片等中之一。例如，基板110可以是二氧化矽氧化晶圓(SiO2 oxidation wafer)。另外，基板110如上所述，可以是形成有柵電極121及柵絕緣層120的。 還可以是形成有絕緣層123的。
另外，在基板110上形成半導體層130的步驟可以利用濺射法沉積半導體層130。例如，可以沉積為100nm厚度。另外，脈衝直流濺射系統(pulsed dc sputtering system)可以在沉積製程中利用。
另外，對半導體層130進行圖案化的步驟可以包括形成在半導體 層130上圖案化成電路形態的遮罩層(光刻膠層)的步驟。形成遮罩層的步驟可以在半導體層130上塗布光刻膠(Photo resist)並暴光及顯像，把光刻膠構成電路模樣。另外，對半導體層130進行圖案化的步驟可以利用圖案化成電路模樣的遮罩層，執行對半導體層130的蝕刻。
另外，形成配線層140的步驟可以利用濺射法，沉積配線層140。 例如，可以利用直流磁控管濺射系統(DC magnetron sputtering system)。
另外，對配線層140進行圖案化的步驟可以包括形成在配線層140上圖案化成電路形態的遮罩層(光刻膠層)的步驟。另外，之後，可以利用遮罩層，把配線層140圖案化成電路形態。
然後，在本發明的一個實施例的S100步驟中，如上所述，可以限於上部去除遮罩層，或在去除全部後，執行S300步驟。
另外，本薄膜電晶體製造方法可以包括啟動半導體層130的步驟。
啟動半導體層130的步驟可以向半導體層130的表面照射光。
另外，啟動半導體層130的步驟可以在使半導體層130的表面的至少一部分與流體接觸的狀態下，向半導體層130的表面照射光。
例如，可以把薄膜電晶體浸於流體後照射光。但是，並非限定於此，例如，可以限於半導體層130的表面，或限於半導體層130的表面及配線層140表面，進行流體噴霧後照射光。
另外，流體可以包含水份(H2O)。在流體與半導體層130表面接觸的狀態下，如果在半導體層130的表面照射光，則能夠最大化因光催化劑反應導致的陷阱位(Trap Site)減少。另外，能夠最大化因氧空位的增加導致的電子密度增加。另外，可以去除半導體層130的弱鍵(weak bonding)。因此，會 對半導體層130的介面特性帶來積極的變化。
另外，在向半導體層130表面照射光的步驟中，光可以具有半導體層130的能隙以上的能量。例如，光可以是紫外線(Ultraviolet Ray：UV)。
另外，光可以照射10分鐘至20分鐘時間。但是，光的照射時間並非限定於此。根據光照射的環境，光照射的時間可以調節。例如，光短則可以照射1分鐘以內，長則可以照射3~4小時時間。
另外，流體可以包括腐蝕抑制劑。由此，可以阻止薄膜電晶體的與流體相接部分的腐蝕。例如，腐蝕抑制劑可以包括環胺化合物。更具體而言，腐蝕抑制劑可以包括吡唑、咪唑、三唑、四唑、氨基四唑、吲哚、嘌呤、吡啶、嘧啶、吡咯、吡咯烷酮及吡咯啉等中一種以上。
另外，腐蝕抑制劑可以包括銅穩定劑。作為銅穩定劑，可以使用磷酸鹽、乙二醇類、環胺等中一種以上。例如，當根據本薄膜電晶體製造方法實施的薄膜電晶體包含銅時，較佳為腐蝕抑制劑包含銅穩定劑。
另外，作為另一實施例，啟動半導體層130的步驟可以對半導體層130進行熱處理(退火)。換句話說，不向半導體層130照射光，而是藉由對半導體層130進行熱處理，可以啟動半導體層130。
如上所述的啟動半導體層130的步驟可以在S300步驟以後執行。
另外，如果根據本薄膜電晶體製造方法，啟動半導體層的步驟可以在S100步驟中執行。例如，當在半導體層130上形成配線層140時，可以同時執行。
另外，就本薄膜電晶體製造方法而言，請參照第8e圖，可以包括形成保護膜層160及像素電極P的步驟S500。形成保護膜層160及像素電極 P的步驟可以在S300步驟以後執行。
另外，本薄膜電晶體製造方法可以在S300步驟之後，執行形成柵絕緣層120及柵電極121的步驟。例如，當要實施第2b圖所示的頂柵結構的薄膜電晶體時，在S300步驟與S500步驟之間，可以執行形成柵電極121及柵絕緣層120的步驟。
另一方面，下面對前述本發明一個實施例的薄膜電晶體製造方法的薄膜電晶體(以下簡稱“本薄膜電晶體”)進行說明。不過，對於與前面考查的本發明一個實施例的薄膜電晶體製造方法中說明的構成相同或類似的構成，使用相同的元件符號，重複的說明從簡或省略。
請參照第2a圖及第2b圖，本薄膜電晶體包括在基板110上形成的半導體層130及配線層140。
另外，請參照第2a圖及第2b圖，配線層140包括補償層141。
構成補償層141的物質包括構成半導體層130的物質成分中作為金屬氧化物成分的金屬。
補償層141可以補償半導體層130的損失部分。
構成半導體層130的物質可以包括In2O3、ZnO、Ga2O3、SnO2、TiO2、HfO中一種以上。較佳為半導體層130為由銦、鎵、鋅、氧構成的IGZO。
另外，構成補償層141的物質可以包括鉬(Mo)及鈦(Ti)中一種以上。
例如，如上所述，構成補償層141的物質，作為主成分可以包括鉬(Mo)及鈦(Ti)中一種以上，作為附屬成分，可以包括Al、Zn、In、Ga、Sn、Ti、Hf、Ta、W中一種以上。特別是可以實施由包括鉬(Mo)及鋅(Zn)的物質構成的補償層141。
另外，構成補償層141的物質可以按5at%以上70at%以下，包含構成半導體層的物質成分中作為金屬氧化物成分的金屬。
另一方面，如第2a圖及第2b圖所示，配線層140可以是由補償層141構成的單一結構。換句話說，補償層141可以是配線層140。
另外，請參照第7圖，配線層140可以包括金屬層143，其把補償層141置於之間，與半導體層130相向形成。換句話說，如第3圖所示，配線層140可以是包括補償層141及金屬層143的雙重結構。金屬層143可以包含銅、銅合金、鋁、鋁合金、銀、銀合金等中一種以上。
另外，配線層140可以包括追加補償層，其把金屬層143置於之間，與補償層141相向形成。此時，雖然在圖式中未圖示，但配線層140可以由包括形成在半導體層130上的補償層141及依次形成在補償層141上的金屬層143及追加補償層的三重結構而具體實施。追加補償層的構成及作用可以與補償層141相同或類似。
另外，配線層140可以包括透明導體層，其把追加補償層置於之間，與金屬層相向形成。此時，配線層140可以由包括形成在半導體層130上的補償層141及依次形成在補償層141上的金屬層143、追加補償層及透明導體層的四重結構而具體實施。透明導體層可以是透明導電性氧化物(TCO)。
前述的本發明說明用於示例，本發明所屬技術領域的普通技術人員可以理解，在不變更本發明的技術思想或必要特徵的情況下，能夠容易地變形為其它具體形態。因此，以上記述的實施例應理解為在所有方面只是示例性的而非限定性的。例如，以單一型進行說明的各構成要素也可以分散實施，同理，以分散形態進行說明的構成要素也可以以結合的形態實施。
與詳細說明相比，本發明的範圍由本發明的申請專利範圍而進行 表示，從申請專利範圍的意義及範圍以及其等效概念匯出的所有變更或變形的 形態應解釋為包含於本發明的範圍。
S100~S500‧‧‧步驟

Claims (18)

  1. 一種薄膜電晶體製造方法，其包括：在基板上形成圖案化的一半導體層及一配線層的步驟；以及蝕刻該配線層而形成一溝道部的步驟；其中，該配線層包括一補償層，該補償層係補償於蝕刻該配線層而形成該溝道部的蝕刻步驟中該半導體層的損失部分，構成該補償層的物質包括構成該半導體層的物質成分中作為金屬氧化物成分的一金屬。
  2. 如申請專利範圍第1項所述之薄膜電晶體製造方法，其中，構成該半導體層的物質包括In2O3、ZnO、Ga2O3、SnO2、TiO2、HfO、Ta2O5、Al2O3中一種以上。
  3. 如申請專利範圍第1項所述之薄膜電晶體製造方法，其中，構成該補償層的物質進一步包括鉬(Mo)及鈦(Ti)中一種以上。
  4. 如申請專利範圍第1項所述之薄膜電晶體製造方法，其中，構成該補償層的物質包括鉬(Mo)及鋅(Zn)。
  5. 如申請專利範圍第1項所述之薄膜電晶體製造方法，其中，構成該補償層的物質中包含5at%至70at%的該金屬。
  6. 如申請專利範圍第1項所述之薄膜電晶體製造方法，其中，該配線層是由該補償層構成的單一結構。
  7. 如申請專利範圍第1項所述之薄膜電晶體製造方法，其中，該配線層進一步包括：一金屬層，其把該補償層置於之間，與該半導體層相向形成； 一追加補償層，其把該金屬層置於之間，與該補償層相向形成；以及一透明導體層，其把該追加補償層置於之間，與該金屬層相向形成。
  8. 如申請專利範圍第1項所述之薄膜電晶體製造方法，其進一步包括啟動半導體層的步驟。
  9. 如申請專利範圍第8項所述之薄膜電晶體製造方法，其中，該啟動半導體層的步驟是在該基板上形成圖案化的該半導體層及該配線層的步驟中執行，或在蝕刻該配線層而形成該溝道部的步驟之後執行。
  10. 如申請專利範圍第8項所述之薄膜電晶體製造方法，其中，該啟動半導體層的步驟是向該半導體層的表面照射光。
  11. 如申請專利範圍第8項所述之薄膜電晶體製造方法，其中，該啟動半導體層的步驟是對該半導體層進行熱處理。
  12. 一種薄膜電晶體，其包括在一基板上形成的一半導體層、在該半導體層上形成的一配線層、以及在該半導體層上形成的一溝道部，其中，該配線層包括一補償層，該補償層係補償於蝕刻該配線層而形成該溝道部的蝕刻中該半導體層的損失部分，且構成該補償層的物質包括構成該半導體層的物質成分中作為金屬氧化物成分的一金屬。
  13. 如申請專利範圍第12項所述之薄膜電晶體，其中，構成該半導體層的物質包括In2O3、ZnO、Ga2O3、SnO2、TiO2、HfO、Ta2O5、Al2O3中一種以上。
  14. 如申請專利範圍第12項所述之薄膜電晶體，其中，構成該補償層的物質進一步包括鉬(Mo)及鈦(Ti)中一種以上。
  15. 如申請專利範圍第12項所述之薄膜電晶體，其中，構成該補償層的物質包括鉬(Mo)及鋅(Zn)。
  16. 如申請專利範圍第12項所述之薄膜電晶體，其中，構成該補償層的物質包含5at%至70at%的該金屬。
  17. 如申請專利範圍第12項所述之薄膜電晶體，其中，該配線層是由該補償層構成的單一結構。
  18. 如申請專利範圍第12項所述之薄膜電晶體，其中，該配線層進一步包括：一金屬層，其把該補償層置於之間，與該半導體層相向形成；一追加補償層，其把該金屬層置於之間，與該補償層相向形成；及一透明導體層，其把該追加補償層置於之間，與該金屬層相向形成。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102160278B1 (ko) * 2016-09-23 2020-09-25 한국항공대학교산학협력단 박막 트랜지스터 및 그 제조 방법
KR102058648B1 (ko) 2018-03-12 2019-12-23 한국항공대학교산학협력단 박막 트랜지스터의 제조 방법 및 박막 트랜지스터
KR102198765B1 (ko) 2019-01-29 2021-01-05 한국과학기술원 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법
CN110085520B (zh) * 2019-05-09 2020-12-08 深圳市华星光电技术有限公司 薄膜电晶体及其制作方法
KR102642227B1 (ko) 2021-06-21 2024-02-28 고려대학교 산학협력단 베타-산화갈륨 트랜지스터의 안정성 개선 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120138923A1 (en) * 2009-06-24 2012-06-07 Sharp Kabushiki Kaisha Thin film transistor, method for manufacturing same, active matrix substrate, display panel and display device
TW201244114A (en) * 2008-07-31 2012-11-01 Semiconductor Energy Lab Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
KR20070044316A (ko) * 2005-10-24 2007-04-27 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101448084B1 (ko) * 2008-05-09 2014-10-10 주성엔지니어링(주) 박막 트랜지스터 및 이의 제조 방법
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8436350B2 (en) * 2009-01-30 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using an oxide semiconductor with a plurality of metal clusters
KR20100120939A (ko) * 2009-05-07 2010-11-17 국민대학교산학협력단 자외선을 이용한 박막트랜지스터의 제조 방법
JP5507133B2 (ja) * 2009-07-03 2014-05-28 富士フイルム株式会社 ボトムゲート構造の薄膜トランジスタの製造方法
WO2011155125A1 (ja) * 2010-06-08 2011-12-15 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
US9178071B2 (en) * 2010-09-13 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102169013B1 (ko) * 2013-12-17 2020-10-23 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201244114A (en) * 2008-07-31 2012-11-01 Semiconductor Energy Lab Semiconductor device
US20120138923A1 (en) * 2009-06-24 2012-06-07 Sharp Kabushiki Kaisha Thin film transistor, method for manufacturing same, active matrix substrate, display panel and display device

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