KR102056407B1 - 금속 산화물 반도체층의 전기 전도도를 증가시키기 위한 방법 - Google Patents

금속 산화물 반도체층의 전기 전도도를 증가시키기 위한 방법 Download PDF

Info

Publication number
KR102056407B1
KR102056407B1 KR1020147029865A KR20147029865A KR102056407B1 KR 102056407 B1 KR102056407 B1 KR 102056407B1 KR 1020147029865 A KR1020147029865 A KR 1020147029865A KR 20147029865 A KR20147029865 A KR 20147029865A KR 102056407 B1 KR102056407 B1 KR 102056407B1
Authority
KR
South Korea
Prior art keywords
metal oxide
oxide semiconductor
semiconductor layer
layer
reducing
Prior art date
Application number
KR1020147029865A
Other languages
English (en)
Other versions
KR20150018501A (ko
Inventor
로버트 뮐러
Original Assignee
아이엠이씨 브이제트더블유
네덜란제 오르가니자티에 포오르 토에게파스트-나투우르베텐샤펠리즈크 온데르조에크 테엔오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아이엠이씨 브이제트더블유, 네덜란제 오르가니자티에 포오르 토에게파스트-나투우르베텐샤펠리즈크 온데르조에크 테엔오 filed Critical 아이엠이씨 브이제트더블유
Publication of KR20150018501A publication Critical patent/KR20150018501A/ko
Application granted granted Critical
Publication of KR102056407B1 publication Critical patent/KR102056407B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 소정의 위치에서 금속 산화물 반도체층의 전기 전도도 향상 방법으로, 상기 방법은 환원제를, 소정의 위치에서 금속 산화물 반도체층과 물리적으로 접촉시키는 단계 및 환원제와 금속 산화물 반도체층 사이의 화학적 환원 반응을 일으켜서 소정의 위치에서 금속 산화물 반도체층의 화학적 조성에 영향을 미치는 단계를 포함하는 방법 및 방법의 사용에 관한 것이다.

Description

금속 산화물 반도체층의 전기 전도도를 증가시키기 위한 방법{METHOD FOR INCREASING THE ELECTRICAL CONDUCTIVITY OF METAL OXIDE SEMICONDUCTOR LAYERS}
본 개시 기술은 금속 산화물 반도체층의 전기 전도도를 국소적으로 증가시키기 위한 방법, 금속 산화물 반도체 기반 박막 트랜지스터, 및 금속 산화물 반도체 기반 박막 트랜지스터 제작 방법에 관한 것이다.
금속 산화물 반도체 박막 트랜지스터, 예를 들면, 갈륨 인듐 아연 산화물(약칭: GIZO 또는 IGZO) 박막 트랜지스터를 제작하는 경우, 전하 주입을 개선하고 접촉 저항을 감소시키기 위해서, 반도체 물질의 전기 전도도를 국소적으로, 특히 소스 및 드레인 컨택 영역에 상응하는 위치에서 증가시키는 것이 요구된다.
GIZO의 전기 전도도를 (국소적으로)증가시키기 위한 다수의 방법은, 불순물 이온 주입 또는 불순물 확산에 의한 도핑, 또는 아르곤 플라즈마 처리 또는 NH3 플라즈마 처리를 수행하는 것이 공지되어 있다.
미국 특허공보 제2012/0001167호에는 금속 산화물 반도체 박막 트랜지스터의 제작방법이 기재되어 있고, 금속 산화물 반도체층의 전기 전도도를 국소적으로 증가시키기 위한 대안적인 방법이 사용되고 있다. 금속 산화물 반도체층, 게이트 절연체 및 게이트 전극을 증착한 후, Ti, Al 또는 In 과 같은 금속으로 이루어지고, 10 nm 이하의 두께를 갖는 금속 필름이 제공된다. 이어서 산소 함유 분위기에서, 예를 들면, 300℃에서 열처리를 수행한다. 이러한 열처리에 의해서 금속 필름이 산화된다. 금속 필름의 산화 반응에서, 금속 산화물 반도체층의 소스 영역 및 드레인 영역에 포함되는 산소의 일부가 금속 필름으로 전달된다. 소스 영역 및 드레인 영역 내의 산소 농도가 감소하면, 금속 산화물 반도체층의 상부에서 낮은 저항 영역이 형성된다. 금속 필름의 두께는, 금속 필름이 산소 함유 분위기에서 열처리 중 완전히 산화될 수 있도록, 바람직하게 10 nm 이하이다. 이와 같이 하면, 산화되지 않는 금속을 제거하기 위한 에칭단계를 수행할 필요가 없다. 미국 특허공보 제2012/0001167호에 기재된 방법은, 200℃ 이상, 예를 들면, 약 300℃의 온도를 필요로 한다. 따라서, 이 방법은 예를 들면, PET(폴리에틸렌 테레프탈레이트), PEN(폴리에틸렌 나프탈레이트), 및 PC(폴리카보네이트) 와 같은 일부 저비용 유연한 기판과 사용될 수 없고, 따라서 예를 들면, PI(폴리이미드), PES(폴리에테르술폰) 또는 PEEK(폴리에테르에테르케톤)과 같은, 열 안정성 및/또는 화학적 안정성이 증가한, 고비용의 플라스틱 호일이 요구될 수 있다. 상기 방법은, 산화되지 않은 금속을 제거하는 에칭단계를 수행하지 않도록 금속 층의 두께의 양호한 제어가 필요하다.
본 발명의 특정한 측면은 금속 산화물 반도체층의 전기 전도도를 국소적으로 증가시키기 위한 방법에 관한 것으로서, 상기 방법은 200℃ 이하의 온도, 또는 약 200℃ 이하의 온도 또는 200℃ 미만의 온도에서 수행될 수 있고, 종래의 방법에 비해서 공정의 복잡성이 감소한다.
본 개시의 제1측면에 따르면, 소정의 위치에서 금속 산화물 반도체층의 전기 전도도를 증가시키는 방법이 개시되고, 상기 방법은, 소정의 위치에서 환원제를 금속 산화물 반도체층과 물리적으로 접촉하는 환원제를 제공하는 단계, 상기 환원제와 상기 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계, 이로 인하여 상기 소정의 위치에서 상기 금속 산화물 반도체층의 화학적 조성에 영향을 미치는 단계를 포함한다.
본 발명의 제1하위 측면은 소정의 위치에서 금속 산화물 반도체층의 전기 전도도를 증가시키는 방법에 관한 것으로, 상기 방법은 소정의 위치에서 금속 산화물 반도체층과 물리적으로 접촉하는 알칼리 금속(예를 들면, Li, Na, K, Rb, Cs 또는 Fr 중 임의의 하나 또는 이들의 임의의 조합) 또는 알칼리 토금속(예를 들면, Be, Mg, Ca, Sr, Ba 또는 Ra 중 임의의 하나 또는 이들의 임의의 조합)을 포함하는 환원층을 제공하는 단계; 환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계, 이로 인하여 소정의 위치에서 금속 산화물 반도체층의 화학적 조성에 영향을 미치는 단계, 예를 들면, 소정의 위치에서 금속 산화물 반도체층의 산소 함량을 감소시키는 단계; 및 환원층 또는 과잉의 환원층 및 반응 산물 또는 반응 부산물을 환원 반응으로부터 제거하는 세정단계를 수행하는 단계를 포함한다.
세정단계는 액체, 예를 들면, 물을 가볍게 세정함으로써 제거하는 단계이다.
일 측면에서, 환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계는 약 20℃ 내지 200℃의 온도범위에서 어닐링을 수행하는 단계를 포함할 수 있다. 어닐링 단계는 비활성 분위기 또는 진공(예를 들면, 약 10-6 Torr 내지 10-8 Torr의 압력, 즉 약 1.33 10-4 Pa 내지 1.33 10-6 Pa)하에서 수행될 수 있다.
또 다른 측면에서, 환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계는, 환원층을 제공한 후, 소정의 기간(예를 들면, 1분 내지 5 시간, 예를 들면, 15분 내지 2 시간) 동안 대기하는 단계를 포함할 수 있다. 대기 단계는, 예를 들면, 환원층이 제공된 챔버에서 시료를 유지하는 단계를 포함할 수 있다. 대기 단계는 진공 하 또는 10-6 Torr 내지 10-8 Torr, 즉 약 1.33 10-4 Pa 내지 1.33 10-6 Pa의 압력 범위에서 수행될 수 있다. 대기 단계는, 예를 들면, 약 -50℃ 내지 +50℃의 온도 범위에서 수행할 수 있다.
환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응은 본 개시 내용의 일 측면에 따른 대기 단계, 그 다음에 본 개시 내용의 일 측면에 따른 어닐링 단계를 수행하는 단계를 포함할 수 있다.
일 측면에서, 금속 산화물 반도체층의 전기 전도도를 증가하는 방법은, 금속 산화물 반도체층의 표면 일부, 예를 들면, 약 10 nm 내지 수십 nm의 두께(예를 들면, 10 nm 내지 40 nm의 두께)를 갖는 표면 일부의 전기 전도도를 증가시키는 단계를 포함할 수 있다. 또 다른 측면에서, 금속 산화물 반도체층의 전기 전도도를 증가시키는 단계는 금속 산화물 반도체층의 전체 두께에서 전기 전도도를 증가시키는 단계를 포함할 수 있다.
일 측면에서, 상기 방법은 소스 영역과 드레인 영역에 상응하는 소정의 위치에서 국소적으로 전기전도성을 증가시켜서 소스 및 드레인 컨택으로부터 전하 주입 개선하기 위한, 금속 산화물 반도체 활성층을 갖는 박막 트랜지스터의 제작방법에서 사용될 수 있다. 일 측면에서, 상기 방법은 자기 정렬 상부 게이트 박막 트랜지스터의 제작 방법에 사용될 수 있다.
일 측면에서, 상기 방법은 컨택으로부터 전하 주입을 개선하기 위해서 그 외의 금속 산화물 반도체 기반 장치, 예를 들면, 다이오드 또는 트랜지스터 다이오드에 대한 제작 공정에 사용될 수 있다.
금속 산화물 반도체층은, 예를 들면, 갈륨 인듐 아연 산화물(GIZO) 또는 예를 들면, 하기 조성물의 그 외의 금속 산화물 기반 반도체를 포함한다(양론으로 나타내지 않음):
ZnO, ZnSnO, InO, InZnO, InZnSnO, LaInZnO, GaInO, HfInZnO, MgZnO, LaInZnO, TiO, TiInSnO, ScInZnO, SiInZnO 및 ZrInZnO, ZrZnSnO. 그러나, 본 개시내용은 이들로 한정되지 않고, 일 측면에서 당업자에게 공지된 그 외의 적당한 금속 산화물 반도체와 함께 사용될 수 있다. 5 내지 50 nm의 일반적인 두께를 갖는 이러한 반도체층은 예를 들면, 스퍼터링, 열증착, 펄스 레이저 증착, 및 스핀 캐스팅, 잉크젯 인쇄 또는 적하 캐스팅과 같은 다수 방법에 의해 제공될 수 있다.
알칼리 금속 또는 알칼리 토금속을 포함하는 환원층은 연속층일 수 있다. 일 측면에서 환원층은 비연속층, 예를 들면, 복수의 (나노) 섬으로 형성된 층일 수 있다.
알칼리 금속 또는 알칼리 토금속을 포함하는 환원층은, 예를 들면, 알칼리 금속 또는 알칼리 토금속으로 이루어질 수 있다. 또한, 환원층은 알칼리 금속 또는 알칼리 토금속을 함유하는 합금을 포함할 수 있다.
일 측면에서, 화학적 환원은, 소정의 위치에서 금속 산화물 반도체층을, 액체 내에 용해된 화학적 환원제, 예를 들면, 소디움 티오설페이트(Na2S2O3) 또는 히드라진 수용액 또는 유기 용매 내의 소디움 나프탈레나이드 또는 소디움 아세나프테나이드(예를 들면, 에테릴 용매) 또는 기체 상태의 화학적 환원제 수용액(예를 들면, 히드라진) 와 물리적으로 접촉함으로써 유도될 수 있다.
알칼리 금속 또는 알칼리 토금속의 두께는, 예를 들면, 약 1 nm 내지 100 nm, 예를 들면, 약 5 nm 내지 50 nm, 또는 약 5 nm 내지 25 nm의 범위일 수 있다.
어닐링 단계는 약 20℃ 내지 200℃의 온도 범위에서 약 1분 내지 1 시간의 어닐링 시간 동안 수행될 수 있다. 일 측면에서, 상기 분위기에서 바람직하지 않은 반응에 의해서 알칼리 금속 또는 알칼리 토금속이 소비되는 것을 피하기 위해서, 어닐링 단계는 비활성 분위기 하에서 수행되고, 예를 들면, 잔류물 또는 수분에 의한 산화를 방지할 수 있다. 어닐링은, 예를 들면, 아르곤 또는 질소(또는 헬륨, 네온, 크립톤, 제논)으로 충진된 글로브 박스 내에서 수분 및 산소 흡수제를 사용해서 수행될 수 있다. 헬륨과 같은 그 외의 기체가 또한 사용되어 비활성 분위기를 형성할 수 있다. 화학적으로 적은 반응성 금속(예를 들면, 칼슘)을 포함하는 환원층을 사용하는 실시형태에서, 비활성 분위기로서 질소 가스가 사용될 수 있다. 또 다른 형태에서, 분위기(예를 들면, 산소, 수분, 물)에서 바람직하지 않은 반응에 의해 알칼리 토금속 또는 알칼리 금속의 소비를 피하기 위해서, 시료는 약 1.33 10-4 Pa 내지 1.33 10-6 Pa의 압력 범위에서 및 -50℃ 내지 +50℃의 온도 범위에서 소정의 기간(예를 들면, 약 1분 내지 5시간, 예를 들면, 15분 내지 2 시간) 동안 진공 하에서 유지될 수 있다.
본 발명의 일 측면에서, 세정 공정은 세정 수단(예를 들면, 물)으로 수행할 수 있다. 그러나, 본 개시 내용은 이들로 제한되지 않고, 세정 공정은 그 외의 액체, 예를 들면, 알코올을 사용해서 수행될 수 있다.
본 발명의 일 측면에 따르면, 금속 산화물 반도체층의 전도도는 약 200℃ 미만, 예를 들면, 약 150℃ 이하의 온도에서 예를 들면, 적어도 약 1000배 정도로 상당히 개선될 수 있는 이점이 있다. 따라서, 일 측면의 방법은 저 비용 유연한 기판, 예를 들면, PET, PEN 또는 PC를 사용해서 상용 가능하다.
본 발명의 일 측면에 따르면, 미반응 금속은 예를 들면, 물로 세정 단계를 수행함으로써 쉽게 제거될 수 있는 이점이 있다. 본 발명의 일 측면에 따르면, 미반응 금속을 제거하기 위해서, 산소 또는 오존을 포함하는 분위기에서 산화 단계 또는 에칭 단계를 수행하지 않을 수 있는 이점이 있다.
본 발명의 일 측면에 따르면, 반응 산물(예를 들면, 반응 금속)은 세정 단계를 수행함으로써 제거될 수 있는 이점이 있다. 일부 실시형태에서, 반응 산물(예를 들면, 반응된 금속)은 물로 세정단계를 수행함으로써 쉽게 제거될 수 있다. 예를 들면, Ca를 포함한 환원층을 사용하는 경우, 환원층과 금속 산화물층 사이의 화학적 환원 반응에 의해서 칼슘 옥사이드가 형성되고, 칼슘 옥사이드는 물에서 용해성이 우수하다. 그 외의 실시형태에서, 예를 들면, Mg를 포함하는 환원층을 사용하는 경우, 반응 산물(예를 들면, 마그네슘 옥사이드)은 산으로 세정 단계를 수행함으로써 제거될 수 있다.
일 측면에 따른 방법에 사용되는 금속은, 환원층의 금속과 금속 산화물 반도체 사이의 계면에서 컴팩트(compact) 산화물층이 형성되지 않는 이점이 있고, 상기 환원층의 금속과 금속 산화물 반도체 사이의 계면에서 컴팩트 산화물층은 하층 금속 산화물 반도체 층과의 추가적인 반응을 차단하거나 방지할 수 있다. 따라서, 금속을 포함한 층의 양호한 두께 제어가 필요하지 않다.
본 발명의 일 측면에 따르면, 환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응은 스스로 제한되지 않을 수 있어서(추가의 반응을 차단하거나 방지할 수 있는 컴팩트 산화물층이 형성되지 않음), 그 외의 방법과 비교해서 더 큰 부분에서 금속 산화물 반도체층의 전기 전도도를 증가시킬 수 있다(깊이로, 즉 금속 산화물 반도체층의 표면과 실질적으로 직교하는 방향). 더 큰 부분은 깊이로 50% 초과, 또는 60% 초과, 또는 70% 초과, 80% 초과, 90% 초과, 또는 100%를 초과하는 부분을 포함할 수 있다.
본 발명의 제2하위 측면에서, 환원층의 사용을 피할 수 있다. 방법은, 소정의 위치에서 금속 산화물 반도체층과 물리적으로 접촉하는 환원제를 제공하는 단계 및 환원제와 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계가, 금속 산화물층을, 소정의 위치에서 액체 내에서 용해된 화학적 환원제와 물리적으로 접촉하는 단계를 포함하도록 할 수 있다. 효과는 제1하위 측면에 대해 기재된 효과와 유사할 수 있다.
제3하위 측면에서, 환원층을 사용하지 않고, 소정의 위치에서 금속 산화물 반도체층과 물리적으로 접촉하는 환원제를 제공하는 단계 및 환원제와 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계는, 소정의 위치에서 금속 산화물 반도체층을 기체 상태의 화학적 환원제와 접촉하는 단계를 포함한다. 효과는 제1하위측면에 대해 기재된 효과와 유사할 수 있다.
본 발명의 하나의 측면에서, 화학적 환원 반응은 금속 산화물 반도체층의 전체 두께에서 전기 전도도를 증가시킬 수 있고, 또한, 금속산화물 반도체층이 하층에 배치된 절연층, 예를 들면, 실리콘 옥사이드층 또는 알루미늄 옥사이드층의 (일부)의 전기 전도도를 증가시킬 수 있다. 상부 게이트 트랜지스터 구성의 경우에, 산화물 반도체층이 하층에 배치된 절연층(예를 들면, 유전층, 예를 들면, 실리콘 옥사이드 층 또는 알루미늄 옥사이드 층)의 이러한 환원 반응이 바람직한 데, 소스 및 드레인 컨택의 전도도가 높아지고 자기 정렬 하부 컨택을 형성할 수 있다.
본 발명의 제2측면에서, 소스 영역과 드레인 영역에 상응하는 소정의 위치에서 전기 전도도를 국소적으로 증가시켜서 소스와 드레인 컨택으로부터 전하 주입을 개선하는, 금속 산화물 반도체 활성층을 갖는 박막 트랜지스터를 제작하기 위한, 제1측면에 따른 방법의 사용이 개시되어 있고, 드레인 컨택은 일반적으로 소스 영역 및 드레인 영역 상에 제공된다.
제1측면에 따른 방법은 자기 정렬된 상부 게이트 박막 트랜지스터를 제작하기 위해서 사용될 수 있다.
본 발명의 다양한 측면의 특정한 목적 및 이점은 상기 본원에 기재되어 있다. 물론, 이러한 모든 목적 또는 이점은 개시 내용의 임의의 특정한 실시형태에 따라 달성될 수 있는 것으로 이해된다. 따라서, 예를 들면, 당업자는 본 개시내용이 반드시 본원에 제시되거나 교시될 수 있는 그 외의 목적 또는 이점을 달성하는 것이 아니라, 본원에 교시된 이점의 또는 이점들을 달성하거나 최적화하는 방법으로 구현되거나 수행될 수 있는 것으로 인식할 것이다. 또한, 이러한 내용은 단지 일례이며 본 개시내용의 범위를 한정하는 것으로 의도되는 것은 아닌 것을 알 수 있다. 조작 및 조작 방법에 대한 개시내용은, 그 특징 및 이점과 함께 수반하는 도면을 참조해서 하기 상세한 설명에 대해서 이해될 수 있다.
도 1은 150℃에서 상이한 어닐링 시간 동안 상이한 처리 후에 측정된 GIZO 층의 저항을 도시한다.
도 2는 어닐링 온도에 따라 Ca 층의 증발 전후에 측정된 GIZO 층의 저항을 도시한다.
도 3 내지 도 7은 일 실시형태의 방법에 따라 금속 산화물 반도체 박막 트랜지스터의 제작 방법의 단계를 도시한다.
도 8은 일 실시형태에 따라 칼슘 처리 후 기판(SiO2 상의 GIZO)의 광학 현미경 사진을 도시한다. 쉐도우 마스크를 통해서 칼슘을 증발시켰다. 어두운 영역은 쉐도우 마스크의 개구에 상응한다.
도 9는 Ca 처리된 GIZO 소스/드레인 컨택으로 트랜지스터 상에 수행된 전기 측정을 도시한다. 상부 그래프는 전달 특성을 도시하고, 하부 그래프는 출력 특성을 도시한다.
도 10은 GIZO 두께 및 접촉 패드 사이의 갭에 따라 2개의 금 접촉 패드 사이의 Ca 처리된 GIZO(SiO2 유전체 상)의 전기 저항을 도시한다.
도 11은 Ca 처리된 GIZO 기판용 인듐, 갈륨, 아연 및 칼슘의 기본적인 깊이 프로파일(시간 비행 이차 이온 질량 스펙트럼)을 도시한다.
도 12는 Ca 처리된 GIZO 소스/드레인 컨택에 의해 리소그래피 패턴화된 트랜지스터에 의해 5개의 전달 곡선을 도시한다.
임의의 부호는 본 개시 내용의 범위를 한정하는 것은 아니다.
상이한 도면에서, 동일한 참조 부호는 동일한 또는 유사한 엘리먼트를 의미한다.
하기 상세한 설명에서, 수많은 특이적 상세는 본 개시 내용의 완전한 이해를 제공하기 위해서 기재된 것이며, 특정한 실시형태에서 수행될 수 있다. 그러나, 본 개시 내용은 이러한 특이적 세부사항 없이 구현될 수 있다. 그 외의 예에서, 본 개시 내용을 모호하게 하지 않기 위해서, 공지된 방법, 절차 및 기술은 상세하게 기재하지 않았다. 본 개시 내용은 특정한 실시형태에 대해서 특정한 도면을 참조해서 설명되지만, 본 개시 내용을 한정하는 것은 아니다. 본원에 포함되고 기재된 도면은 개략적이고 본 개시 내용의 범위를 한정하는 것은 아니다. 도면에서, 일부 엘리먼트의 크기는 과장될 수 있으며, 따라서 설명하기 위해서 정확한 스케일로 그려지는 것은 아니다.
또한, 상세한 설명에서 "제1, 제2, 제3 " 등은 유사한 엘리먼트를 구별하기 위해서 사용되는 것이며, 반드시 시간적 순서, 공간적 순서, 차례, 또는 임의의 다른 방법의 순서를 설명하는 것은 아니다. 이와 같이 사용된 용어가 적당한 환경하에서 상호 교환될 수 있고, 본원에 기재된 본 개시 내용의 실시형태가 본원에 기재되거나 설명된 순서 외에 다른 순서로 작동할 수 있는 것을 알 수 있다.
또한, 상세한 설명에서 "상부", "하부", "위", "아래" 등은 설명하기 위해서 사용된 것이며, 반드시 상대적인 위치를 설명하는 것은 아니다. 이와 같이 사용된 용어는 적당한 환경 하에서 상호 교환될 수 있고, 본원에 기재된 본 개시 내용의 실시형태는 본원에 기재되거나 설명되는 방향 외에 다른 방향에서 작동 가능한 것을 알 수 있다.
"포함하는"은, 그 다음에 열거되는 수단으로 제한하는 것으로 해석되지 않고, 그 외의 엘리먼트 또는 단계들을 배제하지 않는 것을 유의해야 한다. 상기 용어는 기재된 특징, 기호, 단계, 또는 성분의 존재를 명기하는 것으로 해석되지만, 그 외의 하나 이상의 특징, 기호, 단계, 또는 성분, 또는 그룹의 존재 또는 첨가를 제외하는 것은 아니다. 따라서, "수단 A 및 B를 포함하는 장치"의 범위는 성분 A 및 B만으로 이루어진 장치로 제한되는 것은 아니다.
소정의 위치에서 금속 산화물 반도체층의 전기 전도도를 증가시키는 실시형태에 따른 방법은, 소정의 위치에서 금속 산화물 반도체층과 물리적으로 접촉하는 알칼리 금속(Li, Na, K, Rb, Cs 또는 Fr) 또는 알칼리 토금속(Be, Mg, Ca, Sr, Ba 또는 Ra) 을 포함하는 환원층을 제공하는 단계; 환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계, 이로 인하여 소정의 위치에서 금속 산화물 반도체층의 화학적 조성에 영향을 미치는 단계, 예를 들면, 금속 산화물 반도체층의 산소 함량을 감소시키거나 금속 산화물 반도체층의 금속 이온의 산화 상태를 감소시키는 단계; 및 환원 반응으로부터 환원층(또 다른 관점에서 가능한 과잉의 환원층) 및 반응 산물(또 다른 관점에서 반응 부산물)을 제거하기 위한 세정 단계를 수행하는 단계를 포함한다.
일 측면에서, 환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계는 약 20℃ 내지 200℃의 온도 범위에서 어닐링 단계를 수행하는 단계를 포함할 수 있다. 어닐링 단계는 비활성 분위기 또는 진공 하에서(예를 들면, 약 10-6 Torr 내지 10-8 Torr의 압력 범위, 특히 약 1.33 10-4 Pa 내지 1.33 10-6 Pa의 압력 범위) 수행할 수 있다. 어닐링 단계의 기간은 예를 들면, 5분 내지 30분일 수 있다.
또 다른 측면에서, 환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응은 환원층을 제공한 후, 소정의 기간(예를 들면, 약 1 분 및 5 시간, 예를 들면, 약 15 분 및 2 시간) 동안 대기하는 단계를 포함할 수 있다. 대기 단계는 예를 들면, 환원층을 제공하는 챔버에서 시료를 유지하는 단계를 포함할 수 있다. 대기 단계는 진공 하, 약 10-6 Torr 내지 10-8 Torr, 또는 약 1.33 10-4 Pa 내지 1.33 10-6 Pa 압력 범위에서 수행될 수 있다. 대기 단계는 예를 들면, 약 -50℃ 내지 +50℃의 온도범위에서 수행될 수 있다.
환원층과 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계는 본 개시 내용의 일 측면에 따른 대기 단계를 수행한 후, 본 개시 내용의 일 측면에 따른 어닐링 단계를 수행할 수 있다.
일 실시형태의 방법은 소스 영역과 드레인 영역에 상응하는 소정의 위치에서 전기 전도도를 국소적으로 증가시켜서 전하 주입을 개선하는, 금속 산화물 반도체 활성층을 갖는 박막 트랜지스터를 제작 방법에 사용될 수 있다.
일 실시형태의 방법은, 금속 산화물 반도체층이 갈륨 인듐 아연 옥사이드(GIZO 또는 IGZO)층이고, 환원층이 Ca층인 실시형태에 대해서 기재된다. 그러나, 본 개시 내용은 이들로 한정되지 않고 그 외의 금속 산화물층 및/또는 환원층이 사용될 수 있다.
명목상 15 nm 두께의 GIZO 층을, 2 cm × 2 cm 정사각형 기판 상의 100 nm 두께의 실리콘 옥사이드 층 상에 Ga:In:Zn 타겟 1:1:1의 비율로 스퍼터링하는 실험이 수행되었다. 증착된 GIZO 층의 저항(기판의 하나의 코너와 기판의 대향하는 코너 사이에서 측정됨)은, 사용된 멀티미터의 상한인 200 MΩ을 초과하는 것을 알 수 있었다. 도 1은 질소로 충진된 글로브 박스 내측에 핫플레이트 상에서 150℃에서 상이한 어닐링 시간(0분 = 어닐링 없음) 동안 상이한 연속 처리 후: 20 nm 두께의 Ca 층의 열 증발 후(증발 속도: Å/초), 물에서 단기 세정 및 질소 내에서 건조 후; 5분 동안 물에서 추가의 세정 및 질소 건조 후; 공기 중에서 1 일밤 추가의 저장 후; 2시간 동안 70℃ 물로 추가의 처리 및 질소로 건조 후; 공기 중에서 다양한 저장 후(6일, 12일, 및 19일) GIZO 층의 측정된 저항을 도시한다. 결과에 따르면, Ca 증착 직후 저항이 현저히 감소하는 것으로 나타낸다. 그러나, 연장된 공기 저장에 의해 전도도가 상당히 손실된다. 어닐링 시간이 길어질수록, 전도도의 손실이 작아진다.
도 2는 2 cm × 2 cm 정사각형 기판 상에 100 nm 두께의 실리콘 옥사이드 층 상에 Ga:In:Zn 타겟 1:1:1의 비율로 스퍼터링된 명목상 15 nm 두께의 GIZO 층의 측정된 저항을 도시한다. 풀 라인은 Ca의 증발 없이 초기 저항을 도시한다. 채워진 사각형은, (1 Å/s 속도로 열 증발함으로써 얻어진)20 nm 두께의 Ca 층의 증발 후, 질소 충진된 글로브 박스 내의 핫플레이트 상에서 상이한 온도에서 15분 동안 어닐링하고, 물로 세정하고, 질소 흐름 하에서 건조한 것의 저항(25℃)을 도시한다. 이미 25℃ 어닐링 온도에 대해 관찰된다. 낮은 저항은 100℃ 및 150℃에서 어닐링 후에 더 낮은 저항이 관찰된다.
일 실시형태의 방법은 박막 트랜지스터용 제작 방법의 점에서 더 기재되어 있고, 소스 및 드레인 영역은 게이트에 자기 정렬된다(자기 정렬된 상부 게이트 구조). 이러한 제작 공정에 따르면, 게이트와 소스/드레인 영역 사이의 기생 용량을 감소시킬 수 있는 이점이 있다. 그러나, 본 개시 내용은 이들로 한정되지 않고, 그 외의 박막 트랜지스터 및/또는 그 외의 금속 산화물 반도체 기반 장치를 제작 하는 데에 사용될 수 있다.
도 3 및 도 7은 일 실시형태에 따라 금속 산화물 반도체 박막 트랜지스터를 제작하는 방법의 공정 단계를 도시한다.
제1단계에서, 도 3에 도시된 바와 같이, 금속 산화물 반도체층(예를 들면, GIZO 층)은 전구체 용액으로부터 예를 들면, 스퍼터링, 레이저 제거 또는 스핀 코팅에 의해 기판(10) 상에 제공된다. GIZO 층의 두께는, 예를 들면, 약 10 nm, 약 15 nm 내지 20 nm, 예를 들면, 10 nm 내지 20 nm일 수 있지만, 그 외의 적절한 두께가 사용될 수 있다. 도 3에 도시된 예에서, GIZO 층은 트랜지스터의 활성층(11)을 형성하기 위해 제작 공정 중 이 단계에서 GIZO층을 패턴화한다. 그러나 본 개시 내용은 이들로 한정되지 않는다. 예를 들면, GIZO 층은 소스 및 드레인 컨택 형성 후와 같이 제작 공정 다음 단계에서 패턴화될 수 있다.
다음, 게이트 절연층 및 다음에 게이트 전극층은 기판(10) 및 활성층(11) 상부에 제공된다. 그 다음에 게이트 전극층 및 게이트 절연층이 패턴화되어 게이트 전극(13) 및 게이트 절연체(12)를 형성하고, 게이트(도4) 아래에 활성층(11) 내의 채널 영역(110), 소스 영역(111) 및 드레인 영역(112)을 한정한다.
다음, 금속 산화물 반도체(11)의 소스 영역(111) 및 드레인 영역(112)은 일 실시형태에 따른 방법을 사용해서 처리된다. 도 5에 도시된 바와 같이, 알칼리 금속 또는 알칼리 토금속, 예를 들면, Ca를 포함하는 환원층(14)은 기판(10), 소스 영역(111), 드레인 영역(112) 및 게이트 전극(13) 상부에 제공된다. 다음에, 어닐링 단계는, 약 20℃ 내지 200℃의 온도 범위에서 수행되어, 금속 산화물 반도체층(11)의 국소적인 화학적 환원을 일으키고, 금속 산화물 반도체층(11)이 환원층(14)과 직접 물리적으로 접촉하고, 즉 금속 산화물 반도체층(11)의 소스 영역(111) 및 드레인 영역(112) 내에 배치된다. 이러한 환원에 의해, 소스 영역(111) 및 드레인 영역(112) 내의 금속 산화물 반도체층(11)의 (표면 일부의)전도도가 증가한 영역(151,152)을 형성한다. 전도도가 증가한 영역은 게이트 영역에 자동적으로 정렬(자기 정렬)된다.
다음 단계에서, 환원층(14)은 (또 다른 관점에서, 미반응 부분 또는 과잉의 환원층 물질) 예를 들면, 물에서 세정하고(도7), 추가의 공정 단계를 수행하여 박막 트랜지스터를 마감할 수 있다. 예를 들면, 유전체층 또는 캡슐화층은 도 7에 도시된 구조의 상부에 제공된 후, 이러한 유전체층 또는 캡슐화층 내에서 접촉될 필요가 있는 장소에서 바이어스를 형성한 후, 바이어스를 적절한 금속으로 충진해서 예를 들면, 소스 컨택 및 드레인 컨택(미도시)을 형성한다. 그러나, 그 외의 적절한 공정 단계를 사용해서 트랜지스터 구조를 마감할 수 있다.
일 실시형태의 방법을 GIZO 트랜지스터에 사용하는 것을 도시한 실험은, 알루미늄 백 게이트를 포함한 도프된 실리콘 다이 상에 약 120 두께의 열 SiO2 유전체층 상에 반도체 GIZO 층을 포함하는 기판을 사용해서 수행했다. 기판은, 먼저 아세톤에 이어 이소프로필 알코올로 연속적으로 세정한 후 질소 흐름 하에서 건조함으로써 세척했다. (1:1:1 Ga:In:Zn 대상을 스퍼터링함으로써 얻어진)반도체 GIZO 상부에 고진공(약 10-7 Torr) 하에서 쉐도우 마스크를 통해서 1Å/s 속도로 금속성 칼슘(약 20 nm 두께)을 증발시켰다. 금속의 증발 후, 기판을 고진공 챔버 내측에서 추가의 약 30분 동안 유지해서 화학적 환원 반응을 발생시켰다. 그 다음에, 기판을 글로브 박스로부터 제거하고, 세정용 탈이온수 배쓰 내에서 약 10분 동안 어닐링 단계 없이 바로 배치했다. 질소 흐름으로 건조한 후, 금속성 칼슘과 접촉한 기판의 영역과 금속에 노출되지 않은 영역 사이에서 명확한 차이는 이미 육안으로 관찰되었다. 이는 도 8에 도시되고, 완전한 칼슘 처리 후 기판의 광학 현미경 사진(SiO2 상에 GIZO)을 도시한다. 어두운 영역은 Ca가 증발한 쉐도우 마스크의 개구에 상응한다.
상응하는 트랜지스터의 전기적 측정은, 산소 및 물 함량이 약 1 ppm 미만으로 함유하는 질소 충진된 글로브 박스 내에서 제어된 분위기 하에서 수행되었다. 일반적인 백 게이트는 측정 척과 접촉하고, 소스 드레인 컨택으로 역할을 하는 칼슘 처리 영역은 스테인레스 강 탐침 니들에 의해 직접적으로 접촉되었다. 질소 충진 글로브 박스 내에, 추가의 핫플레이트 베이킹을 100℃에서 45분 동안 수행하고, 예를 들면, 상기 기재된 세정 단계에 의해서 기판으로부터 물 흔적을 제거했다. 200 ㎛의 일반적인 채널 길이를 갖는 트랜지스터는 도 9에 도시된 바와 같이 약 19 cm2/(V.s) 이하의 명백한 포화 이동도를 달성했다. 도 9의 상부 그래프는 트랜지스터 전달 특성을 도시하고, 하부 그래프는 트랜지스터 출력 특성을 도시한다. 동일한 기판의 여러 트랜지스터에 대한 이동도 및 쓰레스홀드 전압의 재현성은 우수했다.
또한, 진공 하에서 선택적 휴지 또는 대기 기간의 영향을 조사하기 위한 실험을 행했다. 130 nm 두께의 SiO2 유전체 상에 다양한 명목상 두께(13 nm, 26 nm, 40 nm 및 60 nm)를 갖는 GIZO (1:1:1 의 Ga:In:Zn 대상으로부터 스퍼터링됨) 기판에 Ca 처리를 수행했다(1 Å/s 속도로 20 nm 증발됨). 제1 수행에서, Ca 기판 증착 직후, 진공 챔버로부터 꺼내고, 질소 충진 글로브 박스 내의 핫플레이트 상에서 150℃에서 30분 동안 가열했다. 상이한 제2 수행에서, 기판은 고 진공 하에서 30분 동안 방치하고, 핫플레이트 상에서 열처리를 수행하지 않았다. 양측 수행을 진행한 기판은 나중에 탈이온수 배쓰에서 10분 세정 단계 후, 질소 흐름 하에서 건조와 유사한 방법으로 처리했다. 광학 현미경(100 배율 확대)에 의한 조사에 따르면, 진공 하에서 30분 동안 유지한 기판의 경우에 어두운 스팟이 존재했지만, Ca 증착 직후 열처리를 수행한 기판에는 이와 같은 스팟이 관찰되지 않았다. 주사형 전자 현미경에 의한 기판 조사에 따르면, 진공 하에서 유지한 기판에는, Ca 증착 직후 열처리한 기판에 비해서 다량의 힐록 (hillock) 및 보이드가 존재했다. 멀티미터의 탐침 팁을 접촉해서 (저항계 위치에서)측정된 전기 저항은, Ca 증착 직후 열처리 단계를 포함한 기판이 더 낮았다. 상이한 GIZO 두께를 갖는 Ca 처리된 기판 상에 직사각형 금 접촉 패드를 증착함으로써 열처리를 수반한 수행에 대해서 더욱 정밀 저항 측정을 수행했다(접촉 패드 사이의 100 ㎛ 또는 200 ㎛ 명목상 갭 길이, 50 nm 두께 증발된 금, 2 mm 길이). 도 10에 도시된 바와 같이, 저항은 13 nm GIZO 기판으로부터 26 nm GIZO 기판까지 크게 감소하는 반면, 더 두꺼운 GIZO 층에서는 약간의 저항 변화만이 관찰되었다.
명목상 60 nm 두께의 GIZO 층을 포함하는 Ca 처리된 기판에 시간 비행 2차 이온 질량 분광법(time-of-flight secondary ion mass spectrometry (TOF SIMS))을 수행했다. 도 11에 도시된 TOF-SIMS 프로파일에 도시된 바와 같이, 칼슘은 GIZO 층에 존재하고, GIZO 상부층으로부터 대략 20 내지 30 nm의 깊이까지 농도가 빠르게 감소한다.
알루미늄 백 게이트를 구비한 도프된 실리콘 다이 상에 약 130 nm 두께 열 SiO2 유전체층의 상부에 (1:1:1 Ga:In:Zn 대상으로부터 스퍼터링에 의해서 얻어진)반도체 GIZO 층을 포함한 기판을 사용해서, GIZO 트랜지스터에 대한 일 실시형태 방법의 사용을 도시하는 실험은 수행했다. 기판은 먼저 아세톤에 이어 이소프로필알코올로 연속적 세정한 후, 질소 흐름 하에서 건조함으로써 세척했다. 그 다음에 120℃에서 2분 동안 스핀 캐스팅 및 베이킹에 의해서 기판 상에 포토레지스트를 증착했다. 그 다음에 포토레지스트를 광리소그래피로 패턴화하고 현상기로 현상해서 소스 및 드레인 핑거 및 접촉 패드에 상응하는 영역이 개방되었다. 기판 상에서 쉐도우 마스크로서 작용하는 포토레지스트의 기능을 통해 1 Å/s의 속도로 고 진공(약 10-7 Torr)하에서 칼슘(약 20 nm 두께)을 증발시켰다. 금속의 증착 직후, 기판을 진공 챔버에서 꺼내고, 질소 충진 글로브 박스 내측의 핫플레이트 상에서 120℃에서 30분 동안 가열했다. 그 다음에, 기판을 글로브 박스에서 꺼내고 탈이온수 배쓰에서 약 10분 동안 세정했다. 기판을 질소 흐름으로 건조한 후, 기판을 질소 충진 글로브 박스 내측의 핫플레이트 상에 100℃에서 100분 동안 가열하고, 예를 들면, 상기 기재된 세정 단계에 의해서 기판에서 임의의 물 흔적을 제거한다. 이때에, 기판 뒤의 소스 및 드레인 컨택을 식별하기 위해서, 패턴화된 포토레지스트가 실제 목적을 위해서 여전히 존재하더라도, Ca 처리된 GIZO 소스 및 드레인 컨택을 포함한 GIZO 트랜지스터의 조작 시에 그 존재는 필요하지 않다. 상응하는 트랜지스터의 전기적 측정은, 약 1 ppm 미만의 산소 및 물 함량을 갖는 질소 충진 글로브 박스에서, 제어된 분위기 하에서 수행했다. 일반적인 백 게이트를 측정 척과 접촉시키고, 소스 및 드레인 컨택에 상응하는 칼슘 처리 영역은, 스테인레스 강 탐침 니들에 의해서 직접 접촉시켰다. 5 ㎛의 명목상 채널 길이를 갖는 트랜지스터는 1.2 cm2/(V.s)의 범위 내에서 명백한 포화 이동도를 달성했다. 도 12에서 5개의 상이한 트랜지스터에 대해 도시된 바와 같이, 이동도 및 쓰레스홀드 전압의 재현성은 우수했다.
상기 설명은 본 개시 내용의 특정한 실시형태에 대해서 기재한다. 그러나, 상기 개시 내용이 상세히 설명된다고 하더라도, 본 개시 내용은 다양한 방법으로 구현될 수 있는 것을 알 수 있다. 특정한 용어를 사용해서 본 개시 내용의 특정한 특징 또는 측면을 설명하는 경우, 용어가 본원에서 재정의되어 용어에 관련된 본 개시 내용의 특징 또는 측면의 임의의 특정한 특징을 포함하는 것으로 제한되도록 함축하지 않는 것을 유의한다.
상기 상세한 설명이 다양한 실시형태에 적용되는 본 발명의 새로운 특징을 표시하고, 기재하고 및 설명하지만, 도시된 장치 및 공정의 세부사항 및 형태의 다양한 생략, 치환 및 변경은, 본 발명의 범위를 벗어나지 않고 당업자에 의해서 가능하다.

Claims (23)

  1. 소정의 위치(111, 112)에서 금속 산화물 반도체층(11)의 전기 전도도를 증가시키는 방법으로서,
    소정의 위치(111, 112)에서 금속 산화물 반도체층(11)과 물리적으로 접촉하는 환원제를 제공하는 단계,
    상기 환원제와 상기 금속 산화물 반도체층 (11)사이의 화학적 환원 반응을 유도하는 단계로서, 이로 인하여 상기 소정의 위치에서 상기 금속 산화물 반도체층의 화학적 조성에 영향을 미치는 것인, 단계; 및
    세정 단계를 수행하는 단계로서, 이로 인해 상기 환원제 및 상기 환원 반응으로부터의 반응 부산물을 제거하는 것인, 단계를 포함하는, 소정의 위치(111, 112)에서 금속 산화물 반도체층(11)의 전기 전도도를 증가시키는 방법.
  2. 제1항에 있어서,
    상기 금속 산화물 반도체층(11)은 갈륨-인듐-아연 산화물(GIZO)을 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 금속 산화물 반도체층(11)은 5 nm 내지 50 nm의 두께를 갖는 것인, 방법.
  4. 제1항에 있어서,
    상기 소정의 위치(111, 112) 에서 금속 산화물 반도체층(11)과 물리적으로 접촉하는 환원제를 제공하는 단계는, 상기 소정의 위치에서 상기 금속 산화물 반도체층(11)과 물리적으로 접촉하는, 알칼리 금속, 알칼리 토금속 또는 두 종류 금속들의 합금을 포함하는 환원층(14)을 제공하는 단계를 포함하고; 상기 환원제와 금속 산화물 반도체층 사이의 화학적 환원 반응을 유도하는 단계는 상기 환원층(14)과 상기 금속 산화물 반도체층(11) 사이의 화학적 환원 반응을 유도하는 단계를 포함하고,
    상기 세정 단계를 수행하는 단계는, 상기 환원층 및 상기 환원 반응으로부터의 반응 부산물을 제거하는 것인, 방법.
  5. 제4항에 있어서,
    상기 환원층(14)은 Ca를 포함하는 것인, 방법.
  6. 제4항에 있어서,
    상기 환원층(14)은 1 nm 내지 100 nm 범위의 두께를 갖는 것인, 방법.
  7. 제4항에 있어서,
    상기 환원층(14)과 금속 산화물 반도체층(11) 사이의 화학적 환원 반응을 유도하는 단계는, 1 내지 60분 동안 20℃ 내지 200℃ 사이의 온도에서 어닐링 단계를 수행하는 단계를 포함하는 것인, 방법.
  8. 제7항에 있어서,
    상기 어닐링 단계는 비활성 분위기 또는 진공 하에서 수행하는 것인, 방법.
  9. 제4항에 있어서,
    상기 환원층(14)과 금속 산화물 반도체층(11) 사이의 화학적 환원 반응을 유도하는 단계는, 상기 환원층을 제공한 후에 소정의 시간 동안 대기하는 단계를 포함하고, 이때 상기 소정의 시간은 1분 내지 5 시간 사이의 범위 내에 있는 것인, 방법.
  10. 제9항에 있어서,
    상기 대기 단계는 상기 환원층이 제공된 챔버 내에 시료를 유지하는 단계를 포함하는 것인, 방법.
  11. 제9항에 있어서,
    상기 대기 단계는 진공 하 또는 1.33 10-4 Pa 내지 1.33 10-6 Pa 사이의 범위에서, 및 -50℃ 내지 +50℃ 사이의 온도 범위에서 수행하는 것인, 방법.
  12. 제9항에 있어서,
    상기 대기 단계 다음에, 20℃ 내지 200℃ 온도 범위에서 1 내지 60분 동안 어닐링 단계를 수행하는, 방법.
  13. 제1항에 있어서,
    상기 세정 단계는 물 또는 알코올에서 세정하는 단계를 포함하는 것인, 방법.
  14. 제1항에 있어서,
    상기 소정의 위치(111, 112)에서 금속 산화물 반도체층(11)과 물리적으로 접촉하는 환원제를 제공하는 단계 및 상기 환원제와 금속 산화물 반도체층(11) 사이의 화학적 환원 반응을 유도하는 단계는, 상기 금속 산화물 반도체층을, 상기 소정의 위치에서, 액체 중에 용해된 화학적 환원제와 물리적으로 접촉시키는 단계를 포함하는 것인, 방법.
  15. 제1항에 있어서,
    상기 소정의 위치(111, 112)에서 금속 산화물 반도체층(11)과 물리적으로 접촉하는 환원제를 제공하는 단계 및 상기 환원제와 금속 산화물 반도체층(11) 사이의 화학적 환원 반응을 유도하는 단계는, 상기 금속 산화물 반도체층을, 상기 소정의 위치에서 기체 상태의 화학적 환원제와 물리적으로 접촉시키는 단계를 포함하는 것인, 방법.
  16. 제1항에 있어서,
    PET 타입, PEN 타입 또는 PC 타입의 유연한 기판(10) 상에서 수행되는 것인, 방법.
  17. 제1항에 있어서,
    상기 소정의 위치(111, 112)에서 금속 산화물 반도체층(11)의 화학적 조성에 영향을 미치는 단계는 상기 금속 산화물 반도체층의 산소 함량을 감소시키는 것을 포함하는 것인, 방법.
  18. 제1항에 있어서,
    상기 금속 산화물 반도체층(11)의 전기 전도도를 증가시키는 것은, 상기 금속 산화물 반도체층 상의 10 nm 내지 40 nm의 두께를 갖는 표면 일부의 전기 전도도를 증가시키는 것을 포함하는, 방법
  19. 제1항에 있어서,
    상기 금속 산화물 반도체층(11)의 전기 전도도를 증가시키는 것은 상기 금속 산화물 반도체층의 전체 두께에 걸쳐 전기 전도도를 증가시키는 것을 포함하는, 방법.
  20. 제1항에 있어서,
    상기 방법은 금속 산화물 반도체층을 절연층 상에 제공하는 단계를 더 포함하고, 상기 금속 산화물 반도체층의 전기 전도도를 증가시키는 것은 상기 금속 산화물 반도체층의 전체 두께에 걸쳐, 그리고 상기 절연층의 적어도 일부에서 전기 전도도를 증가시키는 것을 포함하는, 방법.
  21. 금속 산화물 반도체 층(11)을 갖는 박막 트랜지스터 제작을 위한, 제1항에 기재된 방법으로서, 소스 영역(111)과 드레인 영역(112)에 상응하는 소정의 위치에서 전기 전도도를 국소적으로 증가시켜서 소스와 드레인 컨택으로부터 전하 주입을 개선하기 위한 것인, 방법.
  22. 제21항에 있어서,
    상기 방법은 자기-정렬된(self-aligned) 상부 게이트 박막 트랜지스터 제작용인 방법.
  23. 제1항에 있어서, 상기 금속 산화물 반도체 층(11)은 하기로 구성된 군으로부터 선택된 조성을 갖는 금속 산화물계 반도체를 포함하는 것인, 방법:
    ZnO, ZnSnO, InO, InZnO, InZnSnO, LaInZnO, GaInO, HfInZnO, MgZnO, LaInZnO, TiO, TiInSnO, ScInZnO, SiInZnO, ZrInZnO, 및 ZrZnSnO.
KR1020147029865A 2012-05-09 2013-04-23 금속 산화물 반도체층의 전기 전도도를 증가시키기 위한 방법 KR102056407B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261644855P 2012-05-09 2012-05-09
US61/644,855 2012-05-09
US201261699146P 2012-09-10 2012-09-10
US61/699,146 2012-09-10
PCT/EP2013/058390 WO2013167374A1 (en) 2012-05-09 2013-04-23 Method for increasing the electrical conductivity of metal oxide semiconductor layers

Publications (2)

Publication Number Publication Date
KR20150018501A KR20150018501A (ko) 2015-02-23
KR102056407B1 true KR102056407B1 (ko) 2019-12-16

Family

ID=48289090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147029865A KR102056407B1 (ko) 2012-05-09 2013-04-23 금속 산화물 반도체층의 전기 전도도를 증가시키기 위한 방법

Country Status (5)

Country Link
JP (1) JP6077109B2 (ko)
KR (1) KR102056407B1 (ko)
CN (1) CN104272461B (ko)
TW (1) TWI593118B (ko)
WO (1) WO2013167374A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI548100B (zh) * 2015-01-08 2016-09-01 友達光電股份有限公司 薄膜電晶體、顯示面板以及其製造方法
TWI661583B (zh) * 2015-02-04 2019-06-01 億光電子工業股份有限公司 Ｌｅｄ封裝結構及其製造方法
KR102522595B1 (ko) 2016-04-29 2023-04-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
CN106024608B (zh) * 2016-05-26 2019-04-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、衬底基板及显示装置
CN106941082B (zh) * 2017-03-21 2020-02-28 京东方科技集团股份有限公司 氧化物半导体及氧化物薄膜晶体管制备方法和显示面板
WO2018215878A1 (ja) * 2017-05-26 2018-11-29 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN107706199B (zh) * 2017-09-30 2020-05-05 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管阵列基板的制作方法
CN108172630A (zh) * 2017-12-29 2018-06-15 深圳市华星光电技术有限公司 一种薄膜晶体管及其制备方法
US10818801B2 (en) * 2017-12-29 2020-10-27 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin-film transistor and manufacturing method thereof
CN113972236A (zh) * 2020-07-23 2022-01-25 合肥鑫晟光电科技有限公司 显示基板及其制备方法、显示装置
CN112420849B (zh) * 2020-11-09 2024-08-20 昆山龙腾光电股份有限公司 金属氧化物薄膜晶体管及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090315026A1 (en) * 2008-06-18 2009-12-24 Samsung Mobile Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device haviing the same
US20120001167A1 (en) * 2010-07-05 2012-01-05 Sony Corporation Thin film transistor and display device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5475097A (en) * 1977-11-26 1979-06-15 Matsushita Electric Ind Co Ltd Providing lower resistance of conductive material
JP2010010175A (ja) * 2008-06-24 2010-01-14 Konica Minolta Holdings Inc 薄膜トランジスタおよび薄膜トランジスタの製造方法
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
EP2256795B1 (en) * 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5226154B2 (ja) * 2010-06-01 2013-07-03 シャープ株式会社 薄膜トランジスタ
WO2012002573A1 (ja) * 2010-07-02 2012-01-05 合同会社先端配線材料研究所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090315026A1 (en) * 2008-06-18 2009-12-24 Samsung Mobile Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device haviing the same
US20120001167A1 (en) * 2010-07-05 2012-01-05 Sony Corporation Thin film transistor and display device

Also Published As

Publication number Publication date
TW201403828A (zh) 2014-01-16
KR20150018501A (ko) 2015-02-23
CN104272461A (zh) 2015-01-07
CN104272461B (zh) 2017-08-08
JP2015519745A (ja) 2015-07-09
WO2013167374A1 (en) 2013-11-14
TWI593118B (zh) 2017-07-21
JP6077109B2 (ja) 2017-02-08

Similar Documents

Publication Publication Date Title
KR102056407B1 (ko) 금속 산화물 반도체층의 전기 전도도를 증가시키기 위한 방법
JP5584960B2 (ja) 薄膜トランジスタおよび表示装置
US7910920B2 (en) Thin film transistor and method of forming the same
US10615266B2 (en) Thin-film transistor, manufacturing method thereof, and array substrate
JP2014022492A (ja) 半導体装置及びその製造方法
KR20140074742A (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US9704998B2 (en) Thin film transistor and method of manufacturing the same, display substrate, and display apparatus
WO2018223476A1 (zh) 铟镓锌氧化物薄膜晶体管的制作方法
CN110190031B (zh) 一种薄膜晶体管基板的制备方法
KR100991559B1 (ko) 박막트랜지스터 제조방법 및 이에 의해 제조된박막트랜지스터
KR101802054B1 (ko) 산화물 박막 트랜지스터 및 그의 제조 방법
TWI611483B (zh) 薄膜電晶體製造方法及薄膜電晶體
KR20200003143A (ko) Oled 디스플레이 패널 및 그 제조방법
JP2016527719A (ja) 金属酸化物半導体層の電気伝導性を改善する方法
KR20160089592A (ko) 산화물 박막트랜지스터의 제조방법
KR102231372B1 (ko) 산화물 반도체 박막 트랜지스터 및 이의 제조방법
KR20180050971A (ko) 저온 용액공정을 이용한 산화물 반도체의 제조방법 및 산화물 반도체
KR101934165B1 (ko) 산화물 박막, 이의 제조방법 및 이를 포함하는 산화물 박막 트랜지스터
US10186430B2 (en) Transistor and method of manufacturing the same
US10818801B2 (en) Thin-film transistor and manufacturing method thereof
CN112687554B (zh) 阵列基板制备方法、阵列基板及显示装置
KR102697352B1 (ko) 산화물 박막 트랜지스터의 제조 방법
KR101073786B1 (ko) 박막트랜지스터의 제조방법
JP2010192501A (ja) スイッチング素子の製造方法
US10205028B2 (en) Thin-film transistor, manufacturing method for the same, display panel

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant